JPS63831B2 - - Google Patents
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- Publication number
- JPS63831B2 JPS63831B2 JP58013310A JP1331083A JPS63831B2 JP S63831 B2 JPS63831 B2 JP S63831B2 JP 58013310 A JP58013310 A JP 58013310A JP 1331083 A JP1331083 A JP 1331083A JP S63831 B2 JPS63831 B2 JP S63831B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- storage means
- control
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
発明の属する技術分野
本発明はデータ処理システムにおけるダイレク
トメモリアクセスにより読み出されたデータの転
送を制御するバツフア制御装置に関する。
トメモリアクセスにより読み出されたデータの転
送を制御するバツフア制御装置に関する。
従来技術
従来、この種の情報処理システムにおける主記
憶装置の大部分は複数の入出力制御装置と同じ共
通バスインタフエース回路を有し、共通バスに直
接接続されている。しかし、主記憶装置は要求と
応答が別々のサイクルでしかも、そのサイクルの
間に、他の要求サイクルを入れることができるス
プリツトサイクルで動作する。共通バスでは、要
求と応答が同一サイクル内にて行なわれるインタ
ロツクサイクルで動作するものもある。したがつ
て、共通バスと主記憶装置とを直接に接続できな
いためサイクルの変換が必要となつてくる。単
に、インタロツクサイクルをスプリツトサイクル
に変換する装置を用いたとしても、共通バスにお
いては要求から応答までの時間が長くなり、転送
速度が遅くなる。これは、他の入出力制御装置に
対しても、影響を与えることになり、高速のダイ
レクトメモリアクセス（DMA）により、読み出
されたデータの転送は望めない。そのため、メモ
リリード以外のバス転送にも大きな影響を与え共
通バスの使用効率が低下するという欠点がある。
憶装置の大部分は複数の入出力制御装置と同じ共
通バスインタフエース回路を有し、共通バスに直
接接続されている。しかし、主記憶装置は要求と
応答が別々のサイクルでしかも、そのサイクルの
間に、他の要求サイクルを入れることができるス
プリツトサイクルで動作する。共通バスでは、要
求と応答が同一サイクル内にて行なわれるインタ
ロツクサイクルで動作するものもある。したがつ
て、共通バスと主記憶装置とを直接に接続できな
いためサイクルの変換が必要となつてくる。単
に、インタロツクサイクルをスプリツトサイクル
に変換する装置を用いたとしても、共通バスにお
いては要求から応答までの時間が長くなり、転送
速度が遅くなる。これは、他の入出力制御装置に
対しても、影響を与えることになり、高速のダイ
レクトメモリアクセス（DMA）により、読み出
されたデータの転送は望めない。そのため、メモ
リリード以外のバス転送にも大きな影響を与え共
通バスの使用効率が低下するという欠点がある。
発明の目的
本発明の目的はスプリツトサイクルからインタ
ロツクサイクルの変換を兼ね備え、高速のアクセ
スタイムでDMA転送を実現し、バス占有時間の
短縮化とともほ、バスの効率を上げるようにした
バツフア制御装置を提供することにある。
ロツクサイクルの変換を兼ね備え、高速のアクセ
スタイムでDMA転送を実現し、バス占有時間の
短縮化とともほ、バスの効率を上げるようにした
バツフア制御装置を提供することにある。
発明の構成
本発明の装置は、
それぞれが複数の入出力制御装置に対応しかつ
複数の格納位置を有し外部からのデータを格納す
る複数のデータ格納手段と、 前記複数の入出力制御装置のうちの１つの装置
から与えられた装置番号を認識しこの結果にもと
づいて前記データ格納手段の一つを指定する指定
手段と、 前記１つの入出力制御装置からのダイレクトメ
モリアクセス開始信号を認識する認識手段と、 この認識手段からの認識結果と主記憶装置から
の制御ビツトとを比較する比較手段と、 この比較手段からの比較結果に応答して前記指
定手段により指定された前記データ格納手段にデ
ータを格納するよう指示する格納指示手段と、 この格納指示手段の指示により指定されたデー
タ格納手段に格納されたデータを前記一つの入出
力制御装置に送出する手段とを備えている。
複数の格納位置を有し外部からのデータを格納す
る複数のデータ格納手段と、 前記複数の入出力制御装置のうちの１つの装置
から与えられた装置番号を認識しこの結果にもと
づいて前記データ格納手段の一つを指定する指定
手段と、 前記１つの入出力制御装置からのダイレクトメ
モリアクセス開始信号を認識する認識手段と、 この認識手段からの認識結果と主記憶装置から
の制御ビツトとを比較する比較手段と、 この比較手段からの比較結果に応答して前記指
定手段により指定された前記データ格納手段にデ
ータを格納するよう指示する格納指示手段と、 この格納指示手段の指示により指定されたデー
タ格納手段に格納されたデータを前記一つの入出
力制御装置に送出する手段とを備えている。
発明の実施例
次に本発明について図面を参照し、詳細に説明
する。
する。
第１図を参照すると、本発明のバツフア制御装
置１００を適用したシステムは、インタロツクサ
イクル動作の共通バス１０１とスプリツトサイク
ル動作の主記憶装置３００とのインタフエース３
０１との間に接続されたバツフア制御装置１００
と、中央処理装置２００とインタフエース２０１
で接続され、かつ他のデータ処理装置４００とイ
ンタフエース４０１とで接続された主記憶装置３
００と、前記共通バス１０１に接続された入出力
制御装置５００，６００および７００とを有して
いる。前記入出力制御装置５００には周辺制御部
５１０，５２０，５３０および５４０が備えら
れ、この周辺制御部５１０−５４０のそれぞれは
周辺装置５１１，５２１，５３１および５４１を
制御する。前記入出力制御装置６００も周辺制御
部６１０，６２０，６３０および６４０を有し、
周辺制御部６１０−６４０のそれぞれは周辺装置
６１１，６２１，６３１および６４１を制御す
る。前記入出力制御装置７００は周辺制御部７１
０，７２０，７３０および７４０を有し、この周
辺制御部７１０−７４０のそれぞれは周辺装置７
１１，７２１，７３１および７４１を制御する。
前記入出力制御装置５００，６００および７００
は主記憶装置３００に対し、メモリリード要求を
実行する時、バツフア制御装置１００を介して行
なう。従つて、バツフア制御装置１００をメモリ
装置として扱うことができる。本発明において入
出力制御装置５００，６００および７００に対す
る中央処理装置２００からの入出力命令の実行割
込受付および他のデータ処理装置４００の動作に
ついては本願要旨とは直接関係しない。
置１００を適用したシステムは、インタロツクサ
イクル動作の共通バス１０１とスプリツトサイク
ル動作の主記憶装置３００とのインタフエース３
０１との間に接続されたバツフア制御装置１００
と、中央処理装置２００とインタフエース２０１
で接続され、かつ他のデータ処理装置４００とイ
ンタフエース４０１とで接続された主記憶装置３
００と、前記共通バス１０１に接続された入出力
制御装置５００，６００および７００とを有して
いる。前記入出力制御装置５００には周辺制御部
５１０，５２０，５３０および５４０が備えら
れ、この周辺制御部５１０−５４０のそれぞれは
周辺装置５１１，５２１，５３１および５４１を
制御する。前記入出力制御装置６００も周辺制御
部６１０，６２０，６３０および６４０を有し、
周辺制御部６１０−６４０のそれぞれは周辺装置
６１１，６２１，６３１および６４１を制御す
る。前記入出力制御装置７００は周辺制御部７１
０，７２０，７３０および７４０を有し、この周
辺制御部７１０−７４０のそれぞれは周辺装置７
１１，７２１，７３１および７４１を制御する。
前記入出力制御装置５００，６００および７００
は主記憶装置３００に対し、メモリリード要求を
実行する時、バツフア制御装置１００を介して行
なう。従つて、バツフア制御装置１００をメモリ
装置として扱うことができる。本発明において入
出力制御装置５００，６００および７００に対す
る中央処理装置２００からの入出力命令の実行割
込受付および他のデータ処理装置４００の動作に
ついては本願要旨とは直接関係しない。
本願要旨に関係する入出力制御装置５００，６
００および７００のDMAリード転送について説
明する。本システムにおけるDMA転送は以下の
条件に伴い実行される。(1)DMA開始信号が駆動
され、新しいDMAサイクルに入ることが表示さ
れる。(2)DMAアドレスが連続する。(3)DMAリ
ード要求者の装置番号を付与する。(4)同一入力制
御装置に複数ある周辺装置であつても要求者の装
置番号は同一であり、周辺装置の区別は(1)項の
DMA開始信号の駆動に応答して判定される。し
たがつて、１つの周辺装置がDMAサイクル実行
中、他の周辺装置が(1)のDMA開始信号を駆動す
る。再び前記１つの周辺装置がDMA再開をする
ためにはDMA開始信号を駆動しなければならな
い。これらの４項の条件を基に、共通バス１０１
を介してDMA転送が開始される。バツフア制御
装置１００が共通バス１０１を介して、入出力制
御装置５００を見るときには、周辺装置５０１〜
５０４の意識は持たず、以降に述べるバツフアメ
モリブロツクの１つが入出力制御装置５００のた
めに割り当てられる。第２図を参照すると、本発
明の一実施例は、前記入出力制御装置５００，６
００，７００の各装置番号を識別する装置番号識
別回路１、その識別結果に応答してバツフアメモ
リブロツク２０〜２ｎのいずれかを指示するバツ
フア管理回路５０、前記DMA開始信号を認識す
るDMA開始認識回路２、主記憶装置３００から
の制御ビツトをセツトする制御ビツトレジスタ３
０、このレジスタ３０からの出力と前記回路２か
らの認識結果とを比較する制御ビツト判定回路１
０〜１ｎ、この回路１０−１ｎの一致信号に応答
してデータをロードするバツフアメモリ２０〜２
ｎ、バツフアメモリブロツク２０〜２ｎからのデ
ータをセツトするレジスタ３、出力制御装置５０
０，６００および７００からのDMA開始アドレ
スをセツトし、バツフア管理回路５０に送るアド
レスレジスタ４、および主記憶装置３００からの
応答情報をセツトする制御ビツトレジスタ３０、
データレジスタ４０およびブロツク番号識別回路
６０から構成されている。
００および７００のDMAリード転送について説
明する。本システムにおけるDMA転送は以下の
条件に伴い実行される。(1)DMA開始信号が駆動
され、新しいDMAサイクルに入ることが表示さ
れる。(2)DMAアドレスが連続する。(3)DMAリ
ード要求者の装置番号を付与する。(4)同一入力制
御装置に複数ある周辺装置であつても要求者の装
置番号は同一であり、周辺装置の区別は(1)項の
DMA開始信号の駆動に応答して判定される。し
たがつて、１つの周辺装置がDMAサイクル実行
中、他の周辺装置が(1)のDMA開始信号を駆動す
る。再び前記１つの周辺装置がDMA再開をする
ためにはDMA開始信号を駆動しなければならな
い。これらの４項の条件を基に、共通バス１０１
を介してDMA転送が開始される。バツフア制御
装置１００が共通バス１０１を介して、入出力制
御装置５００を見るときには、周辺装置５０１〜
５０４の意識は持たず、以降に述べるバツフアメ
モリブロツクの１つが入出力制御装置５００のた
めに割り当てられる。第２図を参照すると、本発
明の一実施例は、前記入出力制御装置５００，６
００，７００の各装置番号を識別する装置番号識
別回路１、その識別結果に応答してバツフアメモ
リブロツク２０〜２ｎのいずれかを指示するバツ
フア管理回路５０、前記DMA開始信号を認識す
るDMA開始認識回路２、主記憶装置３００から
の制御ビツトをセツトする制御ビツトレジスタ３
０、このレジスタ３０からの出力と前記回路２か
らの認識結果とを比較する制御ビツト判定回路１
０〜１ｎ、この回路１０−１ｎの一致信号に応答
してデータをロードするバツフアメモリ２０〜２
ｎ、バツフアメモリブロツク２０〜２ｎからのデ
ータをセツトするレジスタ３、出力制御装置５０
０，６００および７００からのDMA開始アドレ
スをセツトし、バツフア管理回路５０に送るアド
レスレジスタ４、および主記憶装置３００からの
応答情報をセツトする制御ビツトレジスタ３０、
データレジスタ４０およびブロツク番号識別回路
６０から構成されている。
次に本発明の一実施例の動作を詳細に説明す
る。今、入出力制御装置５００からDMAリード
が開始された時、装置番号識別回路１において装
置５００と認識し、バツフア管理回路５０におい
てバツフアメモリブロツク２０が指定されたとす
る。この時制御ビツトｂはDMA開始認識回路２
にて“０”→“１”にセツトされたとする。この
結果、制御回路７０はブロツク番号２０としての
情報ｌと開始アドレスｋとに加えて制御ビツトｍ
を“１”として主記憶装置３００にメモリリード
要求を行う。この間、入出力制御装置５００は、
データがバツフア制御装置１００より返送される
までバス１０１を占有し、待機する。主記憶装置
３００から、制御ビツトレジスタ３０に先に要求
した制御ビツトｎの情報“１”が返送され、デー
タレジスタ４０に要求したアドレスの内容のデー
タがセツトされ、同じく要求したバツフアメモリ
ブロツク番号がブロツク番号レジスタ６０にセツ
トされる。一方、主記憶装置３００が、複数バン
ク構成であつた場合には、その数だけ連続してデ
ータが送られてくる。前記バツフア管理回路５０
は、送られてきたブロツク番号に対応するバツフ
アメモリブロツク２０にデータをロードする。こ
の時、ロードする条件として、制御ビツト判定回
路１０は、要求した時の制御ビツトと、送られて
来た制御ビツトとを比較し、一致したならバツフ
アメモリブロツク２０にロードする。前記バツフ
ア管理回路５０はバツフアメモリブロツク２０の
データ空エリアが存在する時、引続き、制御ビツ
トｍを“１”のまま主記憶装置３００に連続した
アドレスのデータを要求する。バツフアメモリブ
ロツク２００の出力であるデータは、データレジ
スタ３を介して入出力制御装置５００に送られ
る。引続くDMAサイクルは、バツフアメモリブ
ロツク２０に連続したアドレスのデータが常に確
保されているため、高速のアクセスタイムにて
DMA転送が実現できる。次に周辺装置５２１に
よるDMA転送が開始された時、制御ビツトが
“０”に反転され、バツフアメモリブロツク２０
のみの内容がリセツトされ、前記メモリリードが
行なわれる。この時周辺装置５１１のために先行
リードがあつた場合制御ビツトｎが“１”として
送られてくる。この時、制御ビツト比較回路１０
にて比較した結果一致がとれないので送られて来
た応答データｏは捨てられ、バツフアメモリブロ
ツク２０にはロードされない。この結果、制御ビ
ツトが“０”として返送され、要求制御ビツトと
応答制御ビツトとが一致した時、バツフアメモリ
ブロツク２０にロードされる。このあと、周辺装
置５１２のためのデータがデータレジスタ３を介
して入出力制御装置５００に送られる。この説明
は入出力制御装置５００についてのみ記述した
が、他の入出力制御装置６００および７００につ
いても個々に動作する。本発明はまた、装置識別
回路１の比較番号を任意に変更することが可能で
あり、新たな入出力制御装置が接続されても、そ
の指定も可能である。
る。今、入出力制御装置５００からDMAリード
が開始された時、装置番号識別回路１において装
置５００と認識し、バツフア管理回路５０におい
てバツフアメモリブロツク２０が指定されたとす
る。この時制御ビツトｂはDMA開始認識回路２
にて“０”→“１”にセツトされたとする。この
結果、制御回路７０はブロツク番号２０としての
情報ｌと開始アドレスｋとに加えて制御ビツトｍ
を“１”として主記憶装置３００にメモリリード
要求を行う。この間、入出力制御装置５００は、
データがバツフア制御装置１００より返送される
までバス１０１を占有し、待機する。主記憶装置
３００から、制御ビツトレジスタ３０に先に要求
した制御ビツトｎの情報“１”が返送され、デー
タレジスタ４０に要求したアドレスの内容のデー
タがセツトされ、同じく要求したバツフアメモリ
ブロツク番号がブロツク番号レジスタ６０にセツ
トされる。一方、主記憶装置３００が、複数バン
ク構成であつた場合には、その数だけ連続してデ
ータが送られてくる。前記バツフア管理回路５０
は、送られてきたブロツク番号に対応するバツフ
アメモリブロツク２０にデータをロードする。こ
の時、ロードする条件として、制御ビツト判定回
路１０は、要求した時の制御ビツトと、送られて
来た制御ビツトとを比較し、一致したならバツフ
アメモリブロツク２０にロードする。前記バツフ
ア管理回路５０はバツフアメモリブロツク２０の
データ空エリアが存在する時、引続き、制御ビツ
トｍを“１”のまま主記憶装置３００に連続した
アドレスのデータを要求する。バツフアメモリブ
ロツク２００の出力であるデータは、データレジ
スタ３を介して入出力制御装置５００に送られ
る。引続くDMAサイクルは、バツフアメモリブ
ロツク２０に連続したアドレスのデータが常に確
保されているため、高速のアクセスタイムにて
DMA転送が実現できる。次に周辺装置５２１に
よるDMA転送が開始された時、制御ビツトが
“０”に反転され、バツフアメモリブロツク２０
のみの内容がリセツトされ、前記メモリリードが
行なわれる。この時周辺装置５１１のために先行
リードがあつた場合制御ビツトｎが“１”として
送られてくる。この時、制御ビツト比較回路１０
にて比較した結果一致がとれないので送られて来
た応答データｏは捨てられ、バツフアメモリブロ
ツク２０にはロードされない。この結果、制御ビ
ツトが“０”として返送され、要求制御ビツトと
応答制御ビツトとが一致した時、バツフアメモリ
ブロツク２０にロードされる。このあと、周辺装
置５１２のためのデータがデータレジスタ３を介
して入出力制御装置５００に送られる。この説明
は入出力制御装置５００についてのみ記述した
が、他の入出力制御装置６００および７００につ
いても個々に動作する。本発明はまた、装置識別
回路１の比較番号を任意に変更することが可能で
あり、新たな入出力制御装置が接続されても、そ
の指定も可能である。
発明の効果
本発明には、バツフア制御装置にバツフアメモ
リのデータの有効性を示す制御ビツトを用い、連
続したアドレスに対し、自動的に先行リードを実
行し、常に入出力制御装置のDMA要求データを
確保しておくことにより、スプリツトサイクルか
らインタロツクサイクルへの変換も兼ねて、高速
のDMAサービスを実現できるという効果があ
る。
リのデータの有効性を示す制御ビツトを用い、連
続したアドレスに対し、自動的に先行リードを実
行し、常に入出力制御装置のDMA要求データを
確保しておくことにより、スプリツトサイクルか
らインタロツクサイクルへの変換も兼ねて、高速
のDMAサービスを実現できるという効果があ
る。
第１図は、本発明の一実施例を適用したシステ
ムを示す図および、第２図は本発明の一実施例を
示す図である。 第１図および第２図において、１００……バツ
フア制御装置、２００……中央処理装置、３００
……主記憶装置、４００……他のデータ処理装
置、５００，６００，７００……入出力制御装
置、５１０，５２０，５３０，５４０，６１０，
６２０，６３０，６４０，７１０，７２０，７３
０，７４０……周辺制御部、５１１，５２１，５
３１，５４１，６１１，６２１，６３１，６４
１，７１１，７２１，７３１，７４１……周辺装
置、１０１……共通バス、２０１……中央処理装
置２００と主記憶装置３００とのインタフエー
ス、３０１……主記憶装置３００とバツフア制御
装置１００とのインタフエース、４０１……主記
憶装置３００と、他のデータ処理装置４００との
インタフエース、１……装置番号識別回路、２…
…DMA開始信号認識回路、３……データレジス
タ、４……アドレスレジスタ、１０〜１ｎ……制
御ビツト比較回路、２０〜２ｎ……バツフアメモ
リブロツク、３０……制御ビツトレジスタ、４０
……データレジスタ、５０……バツフア管理回
路、６０……ブロツク番号レジスタ、７０……制
御回路、９……装置識別（バツフアメモリブロツ
ク番号）、ｂ……DMA開始信号（メモリリード
要求制御ビツト）、ｃ……データライン、ｄ……
DMAアドレス、ｅ，ｆ，ｇ，ｈ……制御ビツト
比較回路からの制御ビツト一致可否信号、ｊ……
バツフアメモリブロツク制御ライン、ｋ……メモ
リリードアドレスライン、ｌ……メモリリードブ
ロツク番号、ｍ……メモリリード制御ビツト、ｎ
……応答制御ビツト、ｏ……応答データ、ｐ……
制御ビツトレジスタからの制御ビツト情報、ｑ…
…ロードデータ、ｒ……応答ブロツク番号、ｓ…
…ロードすべきブロツク番号。
ムを示す図および、第２図は本発明の一実施例を
示す図である。 第１図および第２図において、１００……バツ
フア制御装置、２００……中央処理装置、３００
……主記憶装置、４００……他のデータ処理装
置、５００，６００，７００……入出力制御装
置、５１０，５２０，５３０，５４０，６１０，
６２０，６３０，６４０，７１０，７２０，７３
０，７４０……周辺制御部、５１１，５２１，５
３１，５４１，６１１，６２１，６３１，６４
１，７１１，７２１，７３１，７４１……周辺装
置、１０１……共通バス、２０１……中央処理装
置２００と主記憶装置３００とのインタフエー
ス、３０１……主記憶装置３００とバツフア制御
装置１００とのインタフエース、４０１……主記
憶装置３００と、他のデータ処理装置４００との
インタフエース、１……装置番号識別回路、２…
…DMA開始信号認識回路、３……データレジス
タ、４……アドレスレジスタ、１０〜１ｎ……制
御ビツト比較回路、２０〜２ｎ……バツフアメモ
リブロツク、３０……制御ビツトレジスタ、４０
……データレジスタ、５０……バツフア管理回
路、６０……ブロツク番号レジスタ、７０……制
御回路、９……装置識別（バツフアメモリブロツ
ク番号）、ｂ……DMA開始信号（メモリリード
要求制御ビツト）、ｃ……データライン、ｄ……
DMAアドレス、ｅ，ｆ，ｇ，ｈ……制御ビツト
比較回路からの制御ビツト一致可否信号、ｊ……
バツフアメモリブロツク制御ライン、ｋ……メモ
リリードアドレスライン、ｌ……メモリリードブ
ロツク番号、ｍ……メモリリード制御ビツト、ｎ
……応答制御ビツト、ｏ……応答データ、ｐ……
制御ビツトレジスタからの制御ビツト情報、ｑ…
…ロードデータ、ｒ……応答ブロツク番号、ｓ…
…ロードすべきブロツク番号。
Claims (1)
- 【特許請求の範囲】 １ それぞれが複数の入出力制御装置に対応しか
つ複数の格納位置を有し外部からのデータを格納
する先入れ先出しの複数のデータ格納手段と、 前記複数の入出力制御装置のうちの１つの装置
から与えられた装置番号を認識しこの結果にもと
づいて前記データ格納手段の一つを指定する指定
手段と、 前記１つの入出力制御装置からのダイレクトメ
モリアクセス開始信号を受信する毎に前記指定手
段により指定された前記データ格納手段に対応す
る制御ビツトが反転する記憶手段と、 前記ダイレクトメモリアクセス開始信号ととも
に前記入出力制御装置から受信したダイレクトメ
モリアクセス開始アドレス信号と前記記憶手段の
前記対応する制御ビツトとを主記憶装置に送信す
る制御手段と、 前記開始アドレス信号に基づいて読み出される
該データとこのアドレス信号とともに送られた前
記対応する制御ビツトとを前記主記憶装置から受
信し前記指定手段により指定された前記データ格
納手段に該データと該制御ビツトとを格納するよ
う指示する格納指示手段と、 この格納指示手段の指示により指定されたデー
タ格納手段へのデータの格納によりこの格納手段
から出力されるデータを、前記記憶手段の前記対
応する制御ビツトとこの出力されたデータ中の制
御ビツトとが一致したとき前記１つの入出力制御
装置に送出する手段とを備えたことを特徴とする
バツフア制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1331083A JPS59139429A (ja) | 1983-01-28 | 1983-01-28 | バツフア制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1331083A JPS59139429A (ja) | 1983-01-28 | 1983-01-28 | バツフア制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59139429A JPS59139429A (ja) | 1984-08-10 |
| JPS63831B2 true JPS63831B2 (ja) | 1988-01-08 |
Family
ID=11829597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1331083A Granted JPS59139429A (ja) | 1983-01-28 | 1983-01-28 | バツフア制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139429A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5319504B2 (ja) * | 1973-08-14 | 1978-06-21 | ||
| JPS539433A (en) * | 1976-07-13 | 1978-01-27 | Fujitsu Ltd | Buffer memory control system |
-
1983
- 1983-01-28 JP JP1331083A patent/JPS59139429A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59139429A (ja) | 1984-08-10 |
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