JPH053027B2 - - Google Patents
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- JPH053027B2 JPH053027B2 JP13469387A JP13469387A JPH053027B2 JP H053027 B2 JPH053027 B2 JP H053027B2 JP 13469387 A JP13469387 A JP 13469387A JP 13469387 A JP13469387 A JP 13469387A JP H053027 B2 JPH053027 B2 JP H053027B2
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- JP
- Japan
- Prior art keywords
- data
- processor
- control circuit
- transmission
- data memory
- Prior art date
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセツサシステムのプロセツ
サ間データ転送装置に関する。
サ間データ転送装置に関する。
従来、この種のプロセツサ間データ転送装置
は、(1)送信データ及び受信データを格納するメモ
リを備え、データ送信中あるいはデータ受信中に
はプロセツサ間データ転送装置がそれぞれのメモ
リを占有し、その他の空き時間にプロセツサがそ
れぞれのメモリの読み出し及び書き込みを行なう
構成を採るものと、(2)プロセツサ間データ転送装
置には特にメモリを設けず、プロセツサの主記憶
回路中に送信データ及び受信データを格納する領
域を設け、データ送信時には主記憶回路からプロ
セツサ間バス上にかつデータ受信時にはプロセツ
サ間バス上から主記憶回路にそれぞれDMA（ダ
イレクトメモリアクセス）によつてデータ転送を
行なう構成のものとがある。
は、(1)送信データ及び受信データを格納するメモ
リを備え、データ送信中あるいはデータ受信中に
はプロセツサ間データ転送装置がそれぞれのメモ
リを占有し、その他の空き時間にプロセツサがそ
れぞれのメモリの読み出し及び書き込みを行なう
構成を採るものと、(2)プロセツサ間データ転送装
置には特にメモリを設けず、プロセツサの主記憶
回路中に送信データ及び受信データを格納する領
域を設け、データ送信時には主記憶回路からプロ
セツサ間バス上にかつデータ受信時にはプロセツ
サ間バス上から主記憶回路にそれぞれDMA（ダ
イレクトメモリアクセス）によつてデータ転送を
行なう構成のものとがある。
上述した従来のプロセツサ間データ転送装置で
は、プロセツサ間データ転送によるプロセツサの
待ち合わせ時間を有効利用するためにマルチタス
ク処理を行なつてもプロセツサの利用効率が大幅
には高められない。
は、プロセツサ間データ転送によるプロセツサの
待ち合わせ時間を有効利用するためにマルチタス
ク処理を行なつてもプロセツサの利用効率が大幅
には高められない。
詳述すると、プロセツサ間データ転送を含むプ
ロセツサのタスクにおいては、通常問い合わせ処
理に起因する待ち合わせ時間が存在する。例え
ば、プロセツサＡがタスク１を実行中にプロセツ
サＢに対してプロセツサ間バスを通じて問い合わ
せを行なうと、プロセツサＢがその問い合わせに
対する応答を返送するまでプロセツサＡのタスク
１は待ち合わせとなり処理が中断される。この中
断の間プロセツサＡが何もしないで待ち合わせて
いるだけではプロセツサの能率が低下してしま
う。従つて、タスク１が待ち合わせに入つた時点
で別のタスク例えばタスク２を起動し、マルチタ
スク処理を実行することによつて処理の能率を高
めることが考えられる。しかしながら、従来のプ
ロセツサ間データ転送装置を用いてマルチタスク
を実施しようとした場合、次に述べる様なオーバ
ーヘツドが生ずるために、プロセツサの能率を十
分に高めることができない。即ち、プロセツサが
マルチタスクを実行しようとする場合には、マル
チタスクで実行されるタスクの数だけプロセツサ
間バス上のデータ転送が実行されることが考えら
れるため、プロセツサのタスク対応にプロセツサ
の主記憶回路内に転送データを格納するための領
域を確保し、送信データの編集や受信データの分
析に備えなければならない。
ロセツサのタスクにおいては、通常問い合わせ処
理に起因する待ち合わせ時間が存在する。例え
ば、プロセツサＡがタスク１を実行中にプロセツ
サＢに対してプロセツサ間バスを通じて問い合わ
せを行なうと、プロセツサＢがその問い合わせに
対する応答を返送するまでプロセツサＡのタスク
１は待ち合わせとなり処理が中断される。この中
断の間プロセツサＡが何もしないで待ち合わせて
いるだけではプロセツサの能率が低下してしま
う。従つて、タスク１が待ち合わせに入つた時点
で別のタスク例えばタスク２を起動し、マルチタ
スク処理を実行することによつて処理の能率を高
めることが考えられる。しかしながら、従来のプ
ロセツサ間データ転送装置を用いてマルチタスク
を実施しようとした場合、次に述べる様なオーバ
ーヘツドが生ずるために、プロセツサの能率を十
分に高めることができない。即ち、プロセツサが
マルチタスクを実行しようとする場合には、マル
チタスクで実行されるタスクの数だけプロセツサ
間バス上のデータ転送が実行されることが考えら
れるため、プロセツサのタスク対応にプロセツサ
の主記憶回路内に転送データを格納するための領
域を確保し、送信データの編集や受信データの分
析に備えなければならない。
上記(1)のプロセツサ間データ転送装置では、プ
ロセツサ間データ転送時にプロセツサ間データ転
送装置内の送信データメモリまたは受信データメ
モリとプロセツサの主記憶回路の転送データ格納
領域との間でプロセツサがデータの移動を行なわ
なければならず、シングルタスクの場合には不要
であつたデータ転送の仕事をプロセツサが負わな
ければならなくなる。また、上記(2)のプロセツサ
間データ転送領域では、主記憶回路内の転送デー
タ格納領域とプロセツサ間データ転送装置内の送
信データメモリまたは受信データメモリとの間の
データ転送はDMAにより実施されるため、プロ
セツサがデータ転送命令を実行することによつて
データ転送を実行するよりははるかに高速に実施
されるが、プロセツサの主記憶回路を占有するた
め、DMA実行中はプロセツサの処理は滞り、マ
ルチタスク処理による能率向上の効果が十分に発
揮されない。
ロセツサ間データ転送時にプロセツサ間データ転
送装置内の送信データメモリまたは受信データメ
モリとプロセツサの主記憶回路の転送データ格納
領域との間でプロセツサがデータの移動を行なわ
なければならず、シングルタスクの場合には不要
であつたデータ転送の仕事をプロセツサが負わな
ければならなくなる。また、上記(2)のプロセツサ
間データ転送領域では、主記憶回路内の転送デー
タ格納領域とプロセツサ間データ転送装置内の送
信データメモリまたは受信データメモリとの間の
データ転送はDMAにより実施されるため、プロ
セツサがデータ転送命令を実行することによつて
データ転送を実行するよりははるかに高速に実施
されるが、プロセツサの主記憶回路を占有するた
め、DMA実行中はプロセツサの処理は滞り、マ
ルチタスク処理による能率向上の効果が十分に発
揮されない。
本発明のプロセツサ間データ転送装置はマルチ
プロセツサシステムを構成する複数のプロセツサ
間を相互接続するバスを介してデータ転送を行な
うために前記プロセツサ毎に設けられ、送信デー
タメモリ及び送信制御回路を有するデータ送信部
と受信データメモリ及び受信制御回路を有するデ
ータ受信部とを備え、プロセツサがデータを送信
する際に送信データを前記送信データメモリに書
き込み前記送信制御回路が前記送信データメモリ
より前記送信データを読み出して前記バスに送出
し、かつプロセツサがデータを受信する際には前
記受信制御回路が前記バスを介して受信した受信
データを前記受信データメモリへ書き込み前記受
信データを前記受信データメモリより読み出すプ
ロセツサ間データ転送装置において、 前記データ送信部に第１の切換回路、第１の加
算回路、第１のレジスタ、第１のフリツプフロツ
プ及び第１のゲートを設け、前記データ受信部に
第２の切換回路、第２の加算回路、第２のレジス
タ、第２のフリツプフロツプ及び第２のゲートを
設け、かつ前記送信データメモリ及び前記受信デ
ータメモリのそれぞれに前記バスを介して転送さ
れる１回のデータの最大量以上の容量の記憶領域
であるベージを複数定義し、 前記第１のレジスタは前記送信制御回路が前記
送信データメモリのいずれのページをアクセスす
るかを決定するアドレス情報を記憶し、前記第２
のレジスタは前記受信制御回路が前記受信データ
メモリのいずれのページをアクセスするかを決定
するアドレス情報を記憶し、前記第１の加算回路
は前記第１のレジスタの記憶するアドレス情報と
前記送信制御回路の出力するアドレス情報とを加
算して加算結果のアドレス情報を前記第１の切換
回路に送出し、前記第２の加算回路は前記第２の
レジスタの記憶するアドレス情報と前記受信制御
回路の出力するアドレス情報とを加算して加算結
果のアドレス情報を前記第２の切換回路に送出
し、前記第１の切換回路及び前記第２の切換回路
のそれぞれは前記プロセツサが前記送信データメ
モリまたは前記受信データメモリにアクセスする
ために用いる信号線と前記送信制御回路または前
記受信制御回路が前記送信データメモリまたは前
記受信データメモリにアクセスするために用いる
信号線とを時分割に交互に切換え、前記送信制御
回路は前記送信データメモリから逐時送信データ
を読み出し前記バスへの送出を終了すると前記第
１のフリツプフロツプをセツトし、前記受信制御
回路は前記バスを介して受信した受信データの前
記受信データメモリへの書き込みを終了すると前
記第２のフリツプフロツプをセツトし、プロセツ
サが前記第１のゲートまたは前記第２のゲートを
開くことにより前記第１のフリツプフロツプまた
は前記第２のフリツプフロツプの状態を読み取る
構成である。
プロセツサシステムを構成する複数のプロセツサ
間を相互接続するバスを介してデータ転送を行な
うために前記プロセツサ毎に設けられ、送信デー
タメモリ及び送信制御回路を有するデータ送信部
と受信データメモリ及び受信制御回路を有するデ
ータ受信部とを備え、プロセツサがデータを送信
する際に送信データを前記送信データメモリに書
き込み前記送信制御回路が前記送信データメモリ
より前記送信データを読み出して前記バスに送出
し、かつプロセツサがデータを受信する際には前
記受信制御回路が前記バスを介して受信した受信
データを前記受信データメモリへ書き込み前記受
信データを前記受信データメモリより読み出すプ
ロセツサ間データ転送装置において、 前記データ送信部に第１の切換回路、第１の加
算回路、第１のレジスタ、第１のフリツプフロツ
プ及び第１のゲートを設け、前記データ受信部に
第２の切換回路、第２の加算回路、第２のレジス
タ、第２のフリツプフロツプ及び第２のゲートを
設け、かつ前記送信データメモリ及び前記受信デ
ータメモリのそれぞれに前記バスを介して転送さ
れる１回のデータの最大量以上の容量の記憶領域
であるベージを複数定義し、 前記第１のレジスタは前記送信制御回路が前記
送信データメモリのいずれのページをアクセスす
るかを決定するアドレス情報を記憶し、前記第２
のレジスタは前記受信制御回路が前記受信データ
メモリのいずれのページをアクセスするかを決定
するアドレス情報を記憶し、前記第１の加算回路
は前記第１のレジスタの記憶するアドレス情報と
前記送信制御回路の出力するアドレス情報とを加
算して加算結果のアドレス情報を前記第１の切換
回路に送出し、前記第２の加算回路は前記第２の
レジスタの記憶するアドレス情報と前記受信制御
回路の出力するアドレス情報とを加算して加算結
果のアドレス情報を前記第２の切換回路に送出
し、前記第１の切換回路及び前記第２の切換回路
のそれぞれは前記プロセツサが前記送信データメ
モリまたは前記受信データメモリにアクセスする
ために用いる信号線と前記送信制御回路または前
記受信制御回路が前記送信データメモリまたは前
記受信データメモリにアクセスするために用いる
信号線とを時分割に交互に切換え、前記送信制御
回路は前記送信データメモリから逐時送信データ
を読み出し前記バスへの送出を終了すると前記第
１のフリツプフロツプをセツトし、前記受信制御
回路は前記バスを介して受信した受信データの前
記受信データメモリへの書き込みを終了すると前
記第２のフリツプフロツプをセツトし、プロセツ
サが前記第１のゲートまたは前記第２のゲートを
開くことにより前記第１のフリツプフロツプまた
は前記第２のフリツプフロツプの状態を読み取る
構成である。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
本発明の一実施例を示す第１図を参照すると、
プロセツサ間データ転送装置はデータ送信部１８
とデータ受信部１９とから成り、データ送信部１
８には送信データメモリ１と送信制御回路５とを
設け、かつデータ受信部１９には受信データメモ
リ９と受信制御回路１３とを設けている。さら
に、データ送信部１８は切換回路２、加算回路
３、レジスタ４、フリツプフロツプ６及びゲート
７を備え、データ受信部１９は切換回路１０、加
算回路１１、レジスタ１２、フリツプフロツプ１
４及びゲート１５を備える。
プロセツサ間データ転送装置はデータ送信部１８
とデータ受信部１９とから成り、データ送信部１
８には送信データメモリ１と送信制御回路５とを
設け、かつデータ受信部１９には受信データメモ
リ９と受信制御回路１３とを設けている。さら
に、データ送信部１８は切換回路２、加算回路
３、レジスタ４、フリツプフロツプ６及びゲート
７を備え、データ受信部１９は切換回路１０、加
算回路１１、レジスタ１２、フリツプフロツプ１
４及びゲート１５を備える。
送信データメモリ１及び受信データメモリ９は
それぞれプロセツト間バス５２上で１回の転送で
送られる最大のデータ量以上の大きさの記憶領域
であるところのページが複数定義されている。こ
の実施例においては、プロセツサ間バス５２上で
１回の転送で送られる最大のデータ量を256バイ
トとし、従つて各々のメモリの１ページの大きさ
を256バイトとし、各々のメモリの全記憶容量を
２キロバイト即ち2048バイトとすれば、各々のメ
モリには最大８ページの記憶領域が定義される。
これをアドレスの昇べきの順にページ０からペー
ジ７と名付ける。この様子を第２図に示す。第２
図ではプロセツサから見たアドレスとして16進数
で0000番地から00FF番地、即ち10進数では255番
地までがページ０に割当てられ、以下順次256バ
イトずつベージ１、２…と割当てられて最後のペ
ージ７にはアドレスとして16進数で0700番地から
07FF番地までが割当てられている。なお、第２
図では送信データメモリ１の内容のみが示されて
いるが、ページの割当て方法は受信データメモリ
９においても同様である。ただし、送信データメ
モリ１と受信データメモリ９とはプロセツサから
別々に区別してアクセスできなければならないた
め、送信データメモリ１が16進数でアドレス0000
番地から07FF番地に割付けられているのに対し
て例えば16進数でアドレス0800番地から0FFF番
地へ割付けられる。
それぞれプロセツト間バス５２上で１回の転送で
送られる最大のデータ量以上の大きさの記憶領域
であるところのページが複数定義されている。こ
の実施例においては、プロセツサ間バス５２上で
１回の転送で送られる最大のデータ量を256バイ
トとし、従つて各々のメモリの１ページの大きさ
を256バイトとし、各々のメモリの全記憶容量を
２キロバイト即ち2048バイトとすれば、各々のメ
モリには最大８ページの記憶領域が定義される。
これをアドレスの昇べきの順にページ０からペー
ジ７と名付ける。この様子を第２図に示す。第２
図ではプロセツサから見たアドレスとして16進数
で0000番地から00FF番地、即ち10進数では255番
地までがページ０に割当てられ、以下順次256バ
イトずつベージ１、２…と割当てられて最後のペ
ージ７にはアドレスとして16進数で0700番地から
07FF番地までが割当てられている。なお、第２
図では送信データメモリ１の内容のみが示されて
いるが、ページの割当て方法は受信データメモリ
９においても同様である。ただし、送信データメ
モリ１と受信データメモリ９とはプロセツサから
別々に区別してアクセスできなければならないた
め、送信データメモリ１が16進数でアドレス0000
番地から07FF番地に割付けられているのに対し
て例えば16進数でアドレス0800番地から0FFF番
地へ割付けられる。
第１図に戻つて再び説明を続けると、レジスタ
４及びレジスタ１２はそれぞれ送信データメモリ
１または受信データメモリ９のいずれのページを
送信制御回路５または受信制御回路１３がアクセ
スするかを決定するためのアドレス情報を記憶す
る。加算回路３及び加算回路１１はそれぞれレジ
スタ４のアドレス情報と送信制御回路５の出力す
るアドレス情報、またはレジスタ１２のアドレス
情報と受信制御回路１３の出力するアドレス情報
とを加算して切換回路２または切換回路１０へ送
出する。例えば、レジスタ４を３ビツトのレジス
タによつて構成し、０から７までのいずれかの整
数を記憶させ、送信制御回路５から出力されるア
ドレス情報の16進数で00からFFまでの上位にレ
ジスタ４の出力数値を加算すれば、レジスタ４に
記憶された数値によつて送信データメモリ１の中
のアクセスすべきページ番号を決定し、送信制御
回路５から出力されるアドレスによつてその決定
されたページ内の256バイトのいずれの番地に対
してもアクセスすることができる。このアドレス
決定の一例が第２図に示されている。切換回路２
及び切換回路１０はそれぞれプロセツサと送信制
御回路５またはプロセツサと受信制御回路１３が
送信データメモリ１または受信データメモリ９を
アクセスするために用いる信号線を時分割にて交
互に切換える。具体的には、時間を極く短かい周
期に区切り、区切られた時間をプロセツサ側と制
御回路側とに交互に割当て、割当てられた時間に
はそれぞれの信号線がメモリへ伝達されてメモリ
をアクセスすることができるようにする。また、
プロセツサまたは制御回路が割当てられた時間で
ないときにメモリアクセスした場合には、メモリ
へのデータ書き込み命令であれば信号線上の情報
をすべて記憶しておき、割当てられた時間まで待
つて書き込みを行ない、メモリからのデータ読み
出し命令であればプロセツサまたは制御回路へ読
み出し命令実行の遅延を要求し、それぞれに割当
てられた時間が到来してデータの読み出しが完了
した後、前記の遅延要求を解除する。送信制御回
路５は一群のデータの送信が完了するとフリツプ
フロツプ６をセツトし、受信制御回路１３は一群
のデータの受信が完了するとフリツプフロツプ１
４をセツトする。フリツプフロツプ６及びフリツ
プフロツプ１４がセツトされたことは、プロセツ
サはそれぞれゲート７及びゲート１５を開けるこ
とによつて読むことができる。
４及びレジスタ１２はそれぞれ送信データメモリ
１または受信データメモリ９のいずれのページを
送信制御回路５または受信制御回路１３がアクセ
スするかを決定するためのアドレス情報を記憶す
る。加算回路３及び加算回路１１はそれぞれレジ
スタ４のアドレス情報と送信制御回路５の出力す
るアドレス情報、またはレジスタ１２のアドレス
情報と受信制御回路１３の出力するアドレス情報
とを加算して切換回路２または切換回路１０へ送
出する。例えば、レジスタ４を３ビツトのレジス
タによつて構成し、０から７までのいずれかの整
数を記憶させ、送信制御回路５から出力されるア
ドレス情報の16進数で00からFFまでの上位にレ
ジスタ４の出力数値を加算すれば、レジスタ４に
記憶された数値によつて送信データメモリ１の中
のアクセスすべきページ番号を決定し、送信制御
回路５から出力されるアドレスによつてその決定
されたページ内の256バイトのいずれの番地に対
してもアクセスすることができる。このアドレス
決定の一例が第２図に示されている。切換回路２
及び切換回路１０はそれぞれプロセツサと送信制
御回路５またはプロセツサと受信制御回路１３が
送信データメモリ１または受信データメモリ９を
アクセスするために用いる信号線を時分割にて交
互に切換える。具体的には、時間を極く短かい周
期に区切り、区切られた時間をプロセツサ側と制
御回路側とに交互に割当て、割当てられた時間に
はそれぞれの信号線がメモリへ伝達されてメモリ
をアクセスすることができるようにする。また、
プロセツサまたは制御回路が割当てられた時間で
ないときにメモリアクセスした場合には、メモリ
へのデータ書き込み命令であれば信号線上の情報
をすべて記憶しておき、割当てられた時間まで待
つて書き込みを行ない、メモリからのデータ読み
出し命令であればプロセツサまたは制御回路へ読
み出し命令実行の遅延を要求し、それぞれに割当
てられた時間が到来してデータの読み出しが完了
した後、前記の遅延要求を解除する。送信制御回
路５は一群のデータの送信が完了するとフリツプ
フロツプ６をセツトし、受信制御回路１３は一群
のデータの受信が完了するとフリツプフロツプ１
４をセツトする。フリツプフロツプ６及びフリツ
プフロツプ１４がセツトされたことは、プロセツ
サはそれぞれゲート７及びゲート１５を開けるこ
とによつて読むことができる。
命令デコード回路１７は以上述べたデータ送信
部１８及びデータ受信部１９とは独立した位置に
あり、プロセツサが上述と各回路の動作を制御す
るための各種の命令をデコードする。即ち、プロ
セツサから供給されるアドレスバス２０及び制御
信号バス２１の各信号を受けて信号線２４から信
号線３１までの各信号線のいずれかを活性化す
る。具体的には、信号線２４はプロセツサがゲー
ト７を開けてフリツプフロツプ６の出力である信
号線３２をプロセツサの入力データバス２３へ導
き、フリツプフロツプ６のセツトまたはリセツト
された状態を読み出すために使用される。信号線
２５はプロセツサがフリツプフロツプ６をリセツ
トするために使用される。信号線２６はプロセツ
サが出力データバス２２上のデータをレジスタ４
に設定するために使用される。信号線２７はプロ
セツサがゲート８を開けて送信データメモリ１の
出力である信号線４１をプロセツサの入力データ
バス２３へ導き、送信データメモリ１に記載され
たデータを読み出すために使用される。信号線２
８はプロセツサがゲート１５を開けてフリツプフ
ロツプ１４の出力である信号線４２をプロセツサ
の入力データバス２３へ導き、フリツプフロツプ
１４のセツトまたはリセツトされた状態を読み出
すために使用される。信号線２９はプロセツサが
フリツプフロツプ１４をリセツトするために使用
される。信号線３０はプロセツサが出力データバ
ス２２上のデータをレジスタ１２に設定するため
に使用される。また、信号線３１はプロセツサが
ゲート１６を開けて受信データメモリ９の出力で
ある信号線５１をプロセツサの入力データバス２
３へ導き、受信データメモリ９に記憶されたデー
タを読み出すために使用される。
部１８及びデータ受信部１９とは独立した位置に
あり、プロセツサが上述と各回路の動作を制御す
るための各種の命令をデコードする。即ち、プロ
セツサから供給されるアドレスバス２０及び制御
信号バス２１の各信号を受けて信号線２４から信
号線３１までの各信号線のいずれかを活性化す
る。具体的には、信号線２４はプロセツサがゲー
ト７を開けてフリツプフロツプ６の出力である信
号線３２をプロセツサの入力データバス２３へ導
き、フリツプフロツプ６のセツトまたはリセツト
された状態を読み出すために使用される。信号線
２５はプロセツサがフリツプフロツプ６をリセツ
トするために使用される。信号線２６はプロセツ
サが出力データバス２２上のデータをレジスタ４
に設定するために使用される。信号線２７はプロ
セツサがゲート８を開けて送信データメモリ１の
出力である信号線４１をプロセツサの入力データ
バス２３へ導き、送信データメモリ１に記載され
たデータを読み出すために使用される。信号線２
８はプロセツサがゲート１５を開けてフリツプフ
ロツプ１４の出力である信号線４２をプロセツサ
の入力データバス２３へ導き、フリツプフロツプ
１４のセツトまたはリセツトされた状態を読み出
すために使用される。信号線２９はプロセツサが
フリツプフロツプ１４をリセツトするために使用
される。信号線３０はプロセツサが出力データバ
ス２２上のデータをレジスタ１２に設定するため
に使用される。また、信号線３１はプロセツサが
ゲート１６を開けて受信データメモリ９の出力で
ある信号線５１をプロセツサの入力データバス２
３へ導き、受信データメモリ９に記憶されたデー
タを読み出すために使用される。
次に、第１図に示すプロセツサ間データ転送装
置がプロセツサのマルチタスクの環境下で動作す
る場合を説明する。マルチタスク環境下では、送
信データメモリ１及び受信データメモリ９のペー
ジはそれぞれタスクに対応して割当てられる。ど
のページが使用されてなく、どのページが使用さ
れていて、かつどのタスクに割当てられているか
は、タスク間のスケジユーリングを行なうスーパ
ーバイザリプログラムが管理する。例えば、タス
クＡにはページ０、タスクＢにはページ１、タス
クＣにはページ２、及びタスクＤにはページ３が
それぞれ割当てられ、ページ４からページ７まで
は割当て無しとなる。
置がプロセツサのマルチタスクの環境下で動作す
る場合を説明する。マルチタスク環境下では、送
信データメモリ１及び受信データメモリ９のペー
ジはそれぞれタスクに対応して割当てられる。ど
のページが使用されてなく、どのページが使用さ
れていて、かつどのタスクに割当てられているか
は、タスク間のスケジユーリングを行なうスーパ
ーバイザリプログラムが管理する。例えば、タス
クＡにはページ０、タスクＢにはページ１、タス
クＣにはページ２、及びタスクＤにはページ３が
それぞれ割当てられ、ページ４からページ７まで
は割当て無しとなる。
今、タスクＡがデータ送信を開始する場合に
は、先ずIO命令によつて信号線２４を活性化さ
せてフリツプフロツプ６の状態を読み込む。送信
制御回路５が送信動作を終了していれば、フリツ
プフロツプ６がセツトされているので、タスクＡ
は前述のIO命令を実行してフリツプフロツプ６
がセツトされていることを確認する。もしフリツ
プフロツプ６がリセツトされていれば、他のタス
クがデータ送信中であるのでタスクＡは待ち合わ
せとなる。次に、タスクＡは自身に割当てられた
ページ番号である０をレジスタ４に書き込む。こ
れはIO命令によつて信号線２６を活性化するこ
とにより実行される。続いて、タスクＡは信号線
２５を活性化してフリツプフロツプ６をリセツト
し、データの送信を起動する。タスクＡについて
は、その後いま送信したデータに対する応答が返
されるまで処理は進行できないため、スーパーバ
イザリプログラムへ制御を移して他のタスクを起
動させる。次に、起動されるタスクＢも同様にデ
ータの送信を必要とするが、タスクＢにはページ
１が割当てられているため、タスクＡによるデー
タ送信のためにページ０が塞がつていても何ら問
題無く送信データメモリ１のページ１を使用して
送信データを編集することができる。しかも切換
回路２によつてプロセツサと制御回路５との信号
が時分割によつて切換えられているため、送信制
御回路５がタスクＡのデータ送信のために送信デ
ータメモリ１のページ０のデータを読み出してい
る最中であつても互いに干渉すること無くプロセ
ツサはページ１にアクセスすることができる。第
３図の例ではこの様にしてタスクＣまで実行を終
了した後、タスクＡの送信したデータに対する応
答データが着信していることをスーパーバイザリ
プログラムが検知し、その着信データを処理すべ
くタスクＡを再び起動している。
は、先ずIO命令によつて信号線２４を活性化さ
せてフリツプフロツプ６の状態を読み込む。送信
制御回路５が送信動作を終了していれば、フリツ
プフロツプ６がセツトされているので、タスクＡ
は前述のIO命令を実行してフリツプフロツプ６
がセツトされていることを確認する。もしフリツ
プフロツプ６がリセツトされていれば、他のタス
クがデータ送信中であるのでタスクＡは待ち合わ
せとなる。次に、タスクＡは自身に割当てられた
ページ番号である０をレジスタ４に書き込む。こ
れはIO命令によつて信号線２６を活性化するこ
とにより実行される。続いて、タスクＡは信号線
２５を活性化してフリツプフロツプ６をリセツト
し、データの送信を起動する。タスクＡについて
は、その後いま送信したデータに対する応答が返
されるまで処理は進行できないため、スーパーバ
イザリプログラムへ制御を移して他のタスクを起
動させる。次に、起動されるタスクＢも同様にデ
ータの送信を必要とするが、タスクＢにはページ
１が割当てられているため、タスクＡによるデー
タ送信のためにページ０が塞がつていても何ら問
題無く送信データメモリ１のページ１を使用して
送信データを編集することができる。しかも切換
回路２によつてプロセツサと制御回路５との信号
が時分割によつて切換えられているため、送信制
御回路５がタスクＡのデータ送信のために送信デ
ータメモリ１のページ０のデータを読み出してい
る最中であつても互いに干渉すること無くプロセ
ツサはページ１にアクセスすることができる。第
３図の例ではこの様にしてタスクＣまで実行を終
了した後、タスクＡの送信したデータに対する応
答データが着信していることをスーパーバイザリ
プログラムが検知し、その着信データを処理すべ
くタスクＡを再び起動している。
以上データ送信におけるマルチタスクを主に説
明したが、データ受信においても同様である。例
えば、初めにスーパーバイザリプログラムがレジ
スタ１２には０を設定しておくと、最初の受信デ
ータは受信データメモリ９のページ０に格納され
る。受信データが格納されたことは信号線２８を
活性化しフリツプフロツプ１４がセツトされてい
ることを検知することにより知ることができる。
次に、スーパーバイザリプログラムはレジスタ１
２に次の空いているページ例えば１を設定して次
の受信データが受信データメモリ９のページ１に
格納されるようにする。レジスタ１２への設定が
終了したら信号線２９を活性化してフリツプフロ
ツプ１４をリセツトし、次の受信データに備え
る。こうして受信データがあるページに格納され
るたびに次の空いているページを指定するように
レジスタ１２の値を変更する。これらの動作の最
中にもプロセツサは自由に受信データメモリ９の
どのページのデータでも処理することができるの
で、それぞれ受信データが受信データメモリ９に
格納される毎に対応するタスクを走らせて受信デ
ータの処理を行なわせる。このとき、タスク対応
に受信データメモリ９が割当てられているので、
別の記憶領域に受信データを移すことなく処理を
行なうことができる。各タスクは処理が終了して
割当てられたページが不要になればそのページが
空いたことをスーパーバイザリプログラムへ知ら
せる。スーパーバイザリプログラムは前述のよう
に受信データメモリ９の各ページの空き塞がり及
びどのタスクに割り当てられているかを管理し、
受信データが受信データメモリ９に格納される
と、空いているページの番号をレジスタ１２に設
定して次の受信データに備える。
明したが、データ受信においても同様である。例
えば、初めにスーパーバイザリプログラムがレジ
スタ１２には０を設定しておくと、最初の受信デ
ータは受信データメモリ９のページ０に格納され
る。受信データが格納されたことは信号線２８を
活性化しフリツプフロツプ１４がセツトされてい
ることを検知することにより知ることができる。
次に、スーパーバイザリプログラムはレジスタ１
２に次の空いているページ例えば１を設定して次
の受信データが受信データメモリ９のページ１に
格納されるようにする。レジスタ１２への設定が
終了したら信号線２９を活性化してフリツプフロ
ツプ１４をリセツトし、次の受信データに備え
る。こうして受信データがあるページに格納され
るたびに次の空いているページを指定するように
レジスタ１２の値を変更する。これらの動作の最
中にもプロセツサは自由に受信データメモリ９の
どのページのデータでも処理することができるの
で、それぞれ受信データが受信データメモリ９に
格納される毎に対応するタスクを走らせて受信デ
ータの処理を行なわせる。このとき、タスク対応
に受信データメモリ９が割当てられているので、
別の記憶領域に受信データを移すことなく処理を
行なうことができる。各タスクは処理が終了して
割当てられたページが不要になればそのページが
空いたことをスーパーバイザリプログラムへ知ら
せる。スーパーバイザリプログラムは前述のよう
に受信データメモリ９の各ページの空き塞がり及
びどのタスクに割り当てられているかを管理し、
受信データが受信データメモリ９に格納される
と、空いているページの番号をレジスタ１２に設
定して次の受信データに備える。
以上説明したように本発明によれば、プロセツ
サ間データ転送装置内にプロセツサのタスク毎に
対応して使用することが可能なデータ転送用メモ
リを設け、かつデータ転送に使用中の記憶領域以
外はプロセツサ間のデータ転送中であつても自由
にプロセツサからアクセスできるようにプロセツ
サとデータ転送装置とのメモリへのアクセスの切
換えを行なう切換回路を設けることにより、マル
チプロセツサシステムにおいて他のプロセツサへ
の問い合わせ処理により待ち合わせ時間をマルチ
タスク処理によつて有効利用し、しかもマルチタ
スク実現のためにプロセツサに無用なデータ転送
を行なわせたり、DMAによつてプロセツサの処
理を滞らせることなく、プロセツサの能率を高め
ることができる。
サ間データ転送装置内にプロセツサのタスク毎に
対応して使用することが可能なデータ転送用メモ
リを設け、かつデータ転送に使用中の記憶領域以
外はプロセツサ間のデータ転送中であつても自由
にプロセツサからアクセスできるようにプロセツ
サとデータ転送装置とのメモリへのアクセスの切
換えを行なう切換回路を設けることにより、マル
チプロセツサシステムにおいて他のプロセツサへ
の問い合わせ処理により待ち合わせ時間をマルチ
タスク処理によつて有効利用し、しかもマルチタ
スク実現のためにプロセツサに無用なデータ転送
を行なわせたり、DMAによつてプロセツサの処
理を滞らせることなく、プロセツサの能率を高め
ることができる。
第１図は本発明の一実施例のプロセツサ間デー
タ転送装置を示す構成図、第２図は第１図におけ
る送信データメモリのアドレス及びページ割付け
を示す図、第３図は同実施例においてプロセツサ
のマルチタスク実行の一例を示す図である。 １……送信データメモリ、２……切換回路、３
……加算回路、４……レジスタ、５……送信制御
回路、６……フリツプフロツプ、７，８……ゲー
ト、９……受信データメモリ、１０……切換回
路、１１……加算回路、１２……レジスタ、１３
……受信制御回路、１４……フリツプフロツプ、
１５，１６……ゲート、１７……命令デコード回
路、１８……データ送信部、１９……データ受信
部、５２……プロセツサ間バス。
タ転送装置を示す構成図、第２図は第１図におけ
る送信データメモリのアドレス及びページ割付け
を示す図、第３図は同実施例においてプロセツサ
のマルチタスク実行の一例を示す図である。 １……送信データメモリ、２……切換回路、３
……加算回路、４……レジスタ、５……送信制御
回路、６……フリツプフロツプ、７，８……ゲー
ト、９……受信データメモリ、１０……切換回
路、１１……加算回路、１２……レジスタ、１３
……受信制御回路、１４……フリツプフロツプ、
１５，１６……ゲート、１７……命令デコード回
路、１８……データ送信部、１９……データ受信
部、５２……プロセツサ間バス。
Claims (1)
- 【特許請求の範囲】 １ マルチプロセツサシステムを構成する複数の
プロセツサ間を相互接続するバスを介してデータ
転送を行なうために前記プロセツサ毎に設けら
れ、送信データメモリ及び送信制御回路を有する
データ送信部と受信データメモリ及び受信制御回
路を有するデータ受信部とを備え、プロセツサが
データを送信する際に送信データを前記送信デー
タメモリに書き込み前記送信制御回路が前記送信
データメモリより前記送信データを読み出して前
記バスに送出し、かつプロセツサがデータを受信
する際には前記受信制御回路が前記バスを介して
受信した受信データを前記受信データメモリへ書
き込み前記受信データを前記受信データメモリよ
り読み出すプロセツサ間データ転送装置におい
て、 前記データ送信部に第１の切換回路、第１の加
算回路、第１のレジスタ、第１のフリツプフロツ
プ及び第１のゲートを設け、前記データ受信部に
第２の切換回路、第２の加算回路、第２のレジス
タ、第２のフリツプフロツプ及び第２のゲートを
設け、かつ前記送信データメモリ及び前記受信デ
ータメモリのそれぞれに前記バスを介して転送さ
れる１回のデータの最大量以上の容量の記憶領域
であるページを複数定義し、 前記第１のレジスタは前記送信制御回路が前記
送信データメモリのいずれのページをアクセスす
るかを決定するアドレス情報を記憶し、前記第２
のレジスタは前記受信制御回路が前記受信データ
メモリのいずれのページをアクセスするかを決定
するアドレス情報を記憶し、前記第１の加算回路
は前記第１のレジスタの記憶するアドレス情報と
前記送信制御回路の出力するアドレス情報とを加
算して加算結果のアドレス情報を前記第１の切換
回路に送出し、前記第２の加算回路は前記第２の
レジスタの記憶するアドレス情報と前記受信制御
回路の出力するアドレス情報とを加算して加算結
果のアドレス情報を前記第２の切換回路に送出
し、前記第１の切換回路及び前記第２の切換回路
のそれぞれは前記プロセツサが前記送信データメ
モリまたは前記受信データメモリにアクセスする
ために用いる信号線と前記送信制御回路または前
記受信制御回路が前記送信データメモリまたは前
記受信データメモリにアクセスするために用いる
信号線とを時分割に交互に切換え、前記送信制御
回路は前記送信データメモリから逐時送信データ
を読み出し前記バスへの送出を終了すると前記第
１のフリツプフロツプをセツトし、前記受信制御
回路は前記バスを介して受信した受信データの前
記受信データメモリへの書き込みを終了すると前
記第２のフリツプフロツプをセツトし、プロセツ
サが前記第１のゲートまたは前記第２のゲートを
開くことにより前記第１のフリツプフロツプまた
は前記第２のフリツプフロツプの状態を読み取る
ことを特徴とするプロセツサ間データ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13469387A JPS63298471A (ja) | 1987-05-28 | 1987-05-28 | プロセッサ間デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13469387A JPS63298471A (ja) | 1987-05-28 | 1987-05-28 | プロセッサ間デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63298471A JPS63298471A (ja) | 1988-12-06 |
| JPH053027B2 true JPH053027B2 (ja) | 1993-01-13 |
Family
ID=15134382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13469387A Granted JPS63298471A (ja) | 1987-05-28 | 1987-05-28 | プロセッサ間デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298471A (ja) |
-
1987
- 1987-05-28 JP JP13469387A patent/JPS63298471A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63298471A (ja) | 1988-12-06 |
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