JPH0783269B2 - １６進変換装置 - Google Patents
１６進変換装置Info
- Publication number
- JPH0783269B2 JPH0783269B2 JP62242840A JP24284087A JPH0783269B2 JP H0783269 B2 JPH0783269 B2 JP H0783269B2 JP 62242840 A JP62242840 A JP 62242840A JP 24284087 A JP24284087 A JP 24284087A JP H0783269 B2 JPH0783269 B2 JP H0783269B2
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Links
- 238000006243 chemical reaction Methods 0.000 claims description 28
- 239000002131 composite material Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、10進データを16進データに変換する16進変換
装置に関するものである。
装置に関するものである。
従来、10進データを16進データに変換する際には、10進
データにおける各桁におけるデータ（桁データ）に各桁
に対応した16進データを乗じ、その後に乗算後の各桁デ
ータを加算する手法がとられていた。
データにおける各桁におけるデータ（桁データ）に各桁
に対応した16進データを乗じ、その後に乗算後の各桁デ
ータを加算する手法がとられていた。
すなわち、例えば、（123）10が入力データの場合に
は、下記演算により10進/16進変換が行われていた。
は、下記演算により10進/16進変換が行われていた。
１×（64）16＋２×（Ａ）16＋３＝（7B）16 なお、（ ）10はカッコ内の数字が10進数である事、
（ ）16の場合は16進数である事を示しており、以下適
宜この表記法を用いる。
（ ）16の場合は16進数である事を示しており、以下適
宜この表記法を用いる。
上記した従来技術に係る10進/16進変換手法において
は、順次供給される桁データが何の桁のものであるかを
16進変換装置が認識しなければ演算ができない。
は、順次供給される桁データが何の桁のものであるかを
16進変換装置が認識しなければ演算ができない。
すなわち、（123）10の場合には上記の例のとおりであ
るが、（12）10の場合には順次入力される最初の２桁の
桁データはそれぞれ１、２であり同一であるにも拘ら
ず、（123）10の１に対しては（64）16を（12）10の１
に対しては（Ａ）16をそれぞれ乗じなければならない。
従って、桁データのみならず桁そのものに関するデータ
を別途必要とするのである。
るが、（12）10の場合には順次入力される最初の２桁の
桁データはそれぞれ１、２であり同一であるにも拘ら
ず、（123）10の１に対しては（64）16を（12）10の１
に対しては（Ａ）16をそれぞれ乗じなければならない。
従って、桁データのみならず桁そのものに関するデータ
を別途必要とするのである。
そのため、従来技術に係る16進変換装置においてはシリ
アルデータとして供給された10進データを一旦シフトレ
ジスタ等よりなるバッファに保持し、各桁データに対応
した桁を正確に把握した後に演算を開始していた。従っ
て、10進データの入力時に10進/16進変換の演算を行う
事ができず、10進データの入力時間と10進/16進変換の
変換時間が縦列的に加え合される為に10進データ入力開
始から16進データを得るまでの総合的時間が短縮できな
いという欠点を有していた。
アルデータとして供給された10進データを一旦シフトレ
ジスタ等よりなるバッファに保持し、各桁データに対応
した桁を正確に把握した後に演算を開始していた。従っ
て、10進データの入力時に10進/16進変換の演算を行う
事ができず、10進データの入力時間と10進/16進変換の
変換時間が縦列的に加え合される為に10進データ入力開
始から16進データを得るまでの総合的時間が短縮できな
いという欠点を有していた。
かかる欠点は、情報処理装置や通信装置における処理時
間の短縮化における大きな障害となっており、その解決
が切望されていた。
間の短縮化における大きな障害となっており、その解決
が切望されていた。
本発明は、かかる従来技術の欠点に鑑みてなされたもの
であり、簡単な構成により10進/16進変換に要する総合
的時間の短縮化を図る事を、その目的とする。
であり、簡単な構成により10進/16進変換に要する総合
的時間の短縮化を図る事を、その目的とする。
本発明に係る16進変換装置は、10進データを16進データ
に変換する16進変換装置であって、入力端子のうち４ビ
ット分を16進変換する10進データの最上位の桁の値から
順次、次の桁の値を入力する入力10進データに割り当
て、デコーダ部の入力端子の他の４ビットとの合成ビッ
トパターンに対応して出力データを供給するリード・オ
ンリ・メモリからなるデコーダ部と、前記した出力デー
タを保持しこの出力データをデコーダ部の入力端子の前
記した他のビットへの入力データとしてフィードバック
するレジスタ部とを有し、デコーダ部においては上記他
のビットで示されたデータの10倍値と上記入力10進デー
タの値とを加算した値に対応した出力データをレジスタ
部へ供給し、レジスタ部の入力端子または出力端子から
出力16進データを得ることを特徴としている。
に変換する16進変換装置であって、入力端子のうち４ビ
ット分を16進変換する10進データの最上位の桁の値から
順次、次の桁の値を入力する入力10進データに割り当
て、デコーダ部の入力端子の他の４ビットとの合成ビッ
トパターンに対応して出力データを供給するリード・オ
ンリ・メモリからなるデコーダ部と、前記した出力デー
タを保持しこの出力データをデコーダ部の入力端子の前
記した他のビットへの入力データとしてフィードバック
するレジスタ部とを有し、デコーダ部においては上記他
のビットで示されたデータの10倍値と上記入力10進デー
タの値とを加算した値に対応した出力データをレジスタ
部へ供給し、レジスタ部の入力端子または出力端子から
出力16進データを得ることを特徴としている。
以下、本発明を実施例に基づき詳細に説明する。
第１図は、本発明の一実施例を表わすブロック図であ
る。図において、デコーダ部１には、下位４ビット分の
10進入力データＡを受け入れる下位入力端子1aと上位ビ
ット（例えば８ビット分）の入力データＣを受け入れる
上位入力端子1cとが設けられており、その出力端子1bか
ら得られる出力データＢは、レジスタ部２の入力端子に
供給されている。レジスタ部２は、例えば14ビットラッ
チ回路等よりなり、それぞれ所定端子に供給されたデー
タセット信号Ｓおよびリセット信号Ｒに応じてその保持
を変化させる。すなわち、リセット信号Ｒによってレジ
スタ部２の内容は０となり、データセット信号Ｓによっ
て、レジスタ部２は16進変換装置からの出力データＢの
値を保持し出力端子に供給する。
る。図において、デコーダ部１には、下位４ビット分の
10進入力データＡを受け入れる下位入力端子1aと上位ビ
ット（例えば８ビット分）の入力データＣを受け入れる
上位入力端子1cとが設けられており、その出力端子1bか
ら得られる出力データＢは、レジスタ部２の入力端子に
供給されている。レジスタ部２は、例えば14ビットラッ
チ回路等よりなり、それぞれ所定端子に供給されたデー
タセット信号Ｓおよびリセット信号Ｒに応じてその保持
を変化させる。すなわち、リセット信号Ｒによってレジ
スタ部２の内容は０となり、データセット信号Ｓによっ
て、レジスタ部２は16進変換装置からの出力データＢの
値を保持し出力端子に供給する。
レジスタ部２の出力端子から得られた14ビットの出力デ
ータＣ（０または出力データＢと同じ値）のうち下位８
ビットは、デコーダ部１の上位８ビット入力データとし
てフィードバックされており、入力10進データＡととも
にデコーダ部１に対し、所定のビットパターンを供給し
ている。
ータＣ（０または出力データＢと同じ値）のうち下位８
ビットは、デコーダ部１の上位８ビット入力データとし
てフィードバックされており、入力10進データＡととも
にデコーダ部１に対し、所定のビットパターンを供給し
ている。
デコーダ部１は、入力端子1aおよび1cの12ビットのアド
レスに応答した12ビットの出力データが得られるROM（R
ead Only Memory）により構成されており、入出力関係
は10進/16進変換に対応して下記演算式により定められ
ている。
レスに応答した12ビットの出力データが得られるROM（R
ead Only Memory）により構成されており、入出力関係
は10進/16進変換に対応して下記演算式により定められ
ている。
（出力データＢ）16 ＝出力データＣ＊（10）10＋入力10進データＡ （ROMデータ）16 ＝（A11〜A4）16＊（10）10＋（A3〜A0）10 ここで、A11〜A4はアドレスの上位８ビットを表わし、A
3〜A0は下位４ビットを表わしている（第２図参照）。
かかる、ROMにおけるアドレスとデータとの関係の一部
を第１表に示す。
3〜A0は下位４ビットを表わしている（第２図参照）。
かかる、ROMにおけるアドレスとデータとの関係の一部
を第１表に示す。
次に、本実施例の動作を第３図に表すタイミングチャー
トに基づき説明する。
トに基づき説明する。
以下、入力10進データＡとして（123）10が供給される
場合について説明する。
場合について説明する。
まず10進/16進変換の開始に先だち、図示せぬ制御部か
ら供給されるリセット信号Ｓにより、レジスタ部２の内
容を０にする。従って、レジスタ部２の出力データＣの
値は０となり、デコーダ部１の上位ビット（A4〜A11）
に供給されている。
ら供給されるリセット信号Ｓにより、レジスタ部２の内
容を０にする。従って、レジスタ部２の出力データＣの
値は０となり、デコーダ部１の上位ビット（A4〜A11）
に供給されている。
次に、入力10進データＡである（123）10の最初の桁デ
ータである（１）10が入力端子1aに供給されると、デコ
ーダ部１は、10進/16進変換に対応した値（１）16を出
力端子1bに出力する（第１表ステップ）。続いて制御
部（図示せず）からのデータセット信号Ｓに応答して、
レジスタ部２の内容は書き替えられレジスタ部からは出
力データＣとして値（１）16が出力され最初の桁データ
の変換を終了する。この時、出力データＣがデコーダ部
１の上位ビットにフィードバックされる事となり、次の
桁データの到来を待つ。
ータである（１）10が入力端子1aに供給されると、デコ
ーダ部１は、10進/16進変換に対応した値（１）16を出
力端子1bに出力する（第１表ステップ）。続いて制御
部（図示せず）からのデータセット信号Ｓに応答して、
レジスタ部２の内容は書き替えられレジスタ部からは出
力データＣとして値（１）16が出力され最初の桁データ
の変換を終了する。この時、出力データＣがデコーダ部
１の上位ビットにフィードバックされる事となり、次の
桁データの到来を待つ。
次に、次の桁データである（２）10が入力端子1aに供給
されると、出力データＣ（１）16との合成ビットパター
ンにより、デコーダ部１の出力は（Ｃ）16を出力する
（第１表ステップ）。その後に、再びデータセット信
号Ｓを到来し、レジスタ部２の内容は（Ｃ）16に書き替
えられる。この値（Ｃ）16は前回と同様に、デコーダ部
１の上位ビットにフィードバックされる。
されると、出力データＣ（１）16との合成ビットパター
ンにより、デコーダ部１の出力は（Ｃ）16を出力する
（第１表ステップ）。その後に、再びデータセット信
号Ｓを到来し、レジスタ部２の内容は（Ｃ）16に書き替
えられる。この値（Ｃ）16は前回と同様に、デコーダ部
１の上位ビットにフィードバックされる。
次に、第３番目の桁データである（３）10が入力端子1a
に供給されると、同様の処理によりレジスタ部２の内容
は（7B）16となり（第１表ステップ）、この時点で10
進データ（123）10の10進/16進変換が終了する。
に供給されると、同様の処理によりレジスタ部２の内容
は（7B）16となり（第１表ステップ）、この時点で10
進データ（123）10の10進/16進変換が終了する。
なお、第３図において「不」という文字で表されたエリ
アにおいては、信号の極性が不定であるが、本実施例の
動作上特別な意味をもたない。
アにおいては、信号の極性が不定であるが、本実施例の
動作上特別な意味をもたない。
以上説明したとおり、デコーダ部１は入力10進データＡ
の各桁データ到来ごとに10進/16進変換を逐次行なって
おり、入力10進データＡすべて（例えば（123）10）の
到来を待たずに変換処理が行われている。
の各桁データ到来ごとに10進/16進変換を逐次行なって
おり、入力10進データＡすべて（例えば（123）10）の
到来を待たずに変換処理が行われている。
なお、上記例において変換処理終了直前におけるデコー
ダ部１の出力データＢは、処理終了後のレジスタ部２の
出力データＣと同様に（7B）16である事から、16進変換
装置としての出力16進データをレジスタ部２の入力端子
側（すなわちデコーダ部１の出力端子1b側）から得るよ
うに構成する事も可能である。
ダ部１の出力データＢは、処理終了後のレジスタ部２の
出力データＣと同様に（7B）16である事から、16進変換
装置としての出力16進データをレジスタ部２の入力端子
側（すなわちデコーダ部１の出力端子1b側）から得るよ
うに構成する事も可能である。
以上、詳細に説明したとおり、本発明に係る16進変換装
置においては、10進データの各桁データ到来時に逐次演
算処理するために、入力10進データの入力時間中にも10
進/16進変換処理を同時進行される事が可能となり、総
合的変換時間の短縮化が可能となる。
置においては、10進データの各桁データ到来時に逐次演
算処理するために、入力10進データの入力時間中にも10
進/16進変換処理を同時進行される事が可能となり、総
合的変換時間の短縮化が可能となる。
特に、本発明によれば10進/16進変換に対応したビット
パターンの変換をROMよりなるデコーダ部にて行うため
に、簡単な構成により高速処理が可能となる。
パターンの変換をROMよりなるデコーダ部にて行うため
に、簡単な構成により高速処理が可能となる。
さらに、桁データの数にて入力10進データの桁数を判別
しているために、可変長の10進データを高速にて10進/1
6進変換する事が可能という優れた効果を有する。
しているために、可変長の10進データを高速にて10進/1
6進変換する事が可能という優れた効果を有する。
第１図は本発明の実施例を表すブロック図、第２図はRO
Mアドレスと入力データとの関係を表す図、第３図は実
施例の動作を表わすタイミング図である。 １……デコーダ部、２……レジスタ部。
Mアドレスと入力データとの関係を表す図、第３図は実
施例の動作を表わすタイミング図である。 １……デコーダ部、２……レジスタ部。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−61333（ＪＰ，Ａ) 特開 昭60−169229（ＪＰ，Ａ) 特開 昭62−200917（ＪＰ，Ａ) 特開 昭58−181142（ＪＰ，Ａ) 特開 昭50−137667（ＪＰ，Ａ) 特開 昭52−114235（ＪＰ，Ａ) 特開 昭56−63648（ＪＰ，Ａ) 特開 平１−86624（ＪＰ，Ａ)
Claims (1)
- 【請求項１】10進データを16進データに変換する16進変
換装置であって、 入力端子のうち４ビット分を16進変換する10進データの
最上位の桁の値から順次、次の桁の値を入力する入力10
進データに割り当て、デコーダ部の入力端子の他の４ビ
ットとの合成ビットパターンに対応した出力データを供
給するリード・オンリ・メモリからなるデコーダ部と、 前記出力データを保持しこの出力データを前記デコーダ
部の入力端子の前記他のビットへの入力データとしてフ
ィードバックするレジスタ部とを有し、 前記デコーダ部においては上記他のビットで示されたデ
ータの10倍値と上記入力10進データの値とを加算した値
に対応した出力データを前記レジスタ部へ供給し、前記
レジスタ部の入力端子または出力端子から出力16進デー
タを得ることを特徴とした16進変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62242840A JPH0783269B2 (ja) | 1987-09-29 | 1987-09-29 | １６進変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62242840A JPH0783269B2 (ja) | 1987-09-29 | 1987-09-29 | １６進変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6486625A JPS6486625A (en) | 1989-03-31 |
| JPH0783269B2 true JPH0783269B2 (ja) | 1995-09-06 |
Family
ID=17095075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62242840A Expired - Lifetime JPH0783269B2 (ja) | 1987-09-29 | 1987-09-29 | １６進変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783269B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58181142A (ja) * | 1982-04-15 | 1983-10-22 | Toshiba Corp | ｍ進−ｎ進変換装置 |
-
1987
- 1987-09-29 JP JP62242840A patent/JPH0783269B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6486625A (en) | 1989-03-31 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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