JPH0748105B2 - フォトマスク - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明がフォトマスク、特にフォトマスクのマスク合わ
せマークとチップずれ確認マークに関するものである。

従来の技術 近年、半導体集積回路（IC）に使用される複数のフォト
マスクによって形成される全体のマスクパターンレイア
ウトは高密度化が進んでいる。このマスクパターンレイ
アウトには、半導体ウェーハを最終的に切断するための
スクライブレーンや、このスクライブレーンに囲まれた
ICの回路部にトランジスタなどの構成部品や、アルミ配
線、ボンディングパッドなどが設けられ、さらにICの回
路部内には、第６図のようなマスク合わせマーク20が設
けられている。なお、以後フォトマスク上に形成された
マスク合わせマークはマスク合わせマークとし、マスク
合わせマークにより半導体ウェーハに形成されたマスク
合わせマークの形状をマスク合わせマークのパターンと
記す。

ICの形成時には、半導体ウェーハにトランジスタなどの
構成部品を形成するための複数のフォトマスクが作成さ
れ、各フォトマスクには使用される工程順の２連の工程
番号のマスク合わせマークが形成される。たとえば、第
１の工程のフォトマスクには第６図に示す工程番号“1"
と“2"のマスク合わせマークが設けられ、第２の工程の
フォトマスクには工程番号“2"と“3"のマスク合わせマ
ークが設けられ、このように次々と各フォトマスクには
２連の工程番号のマスク合わせマークが設けられる。

次に、このマスク合わせマークが形成されたフォトマス
クを用いて半導体集積回路（IC）を形成する方法を説明
する。まず、第１の工程のフォトマスクを用いて半導体
ウェーハ上に構成部品の第１の拡散層を形成後、その上
に第２の工程のフォトマスクを用いて構成部品の第２拡
散層を形成する場合、第１の工程のフォトマスクで形成
された半導体ウェーハ上の“1"と“2"のマスク合わせマ
ークのパターンのうち“2"のパターンに、第２の工程の
フォトマスクに設けられた“2"と“3"のマスク合わせマ
ークのうち“2"のマークを重ね合わせて構成部品の第２
拡散層を形成し、さらにその後に、第３の工程のフォト
マスクに設けられたマスク合わせマークの“3"を第２の
工程のフォトマスクで形成された半導体ウェーハ上の
“3"のパターンの上に重ね合わせてICを形成している。

発明が解決しようとする課題 しかしながら上記従来のように、マスクマークをICの回
路部内にレイアウトすると、その分回路を形成できなく
なり、このマスク合わせマークが回路を形成するときに
非常にむだな面積となる。そこで、従来のマスクパター
ンレイアウトでは、マスク合わせマークの分だけチップ
サイズが拡大し、高密度化がはかれず、チップコストも
高くなるという問題を有していた。

本発明は上記従来の問題を解決するもので、高密度化が
はかれるとともに、チップコストも減少することのでき
るマスク合わせマークを備えたフォトマスクを提供する
ことを目的とするものである。

課題を解決するための手段 上記問題を解決するため本発明のフォトマスクは、複数
のマスクのスクライブレーンの交差部内のスクライブラ
インで仕切られた４つの領域の１領域づつに、フォトマ
スクの全工程数を４分割した工程数のマスク合わせマー
クを分割配置し、さらに、上記スクライブラインの交点
上にチップずれ確認マークを配置したものである。

作用 上記構成によれば、複数のマスクのスクライブレーンの
交差部内のスクライブラインで仕切られた４つの領域の
１領域づつに、フォトマスクの全工程数を４分割した工
程数のマスク合わせマークを分割配置したことにより、
ICの回路部内でマスク合わせマークが設けられないため
マスクパターンレイアウトの高度化がはかれ、チップ面
積が減少するためチップコストを低減することができ
る。さらにスクライブラインの交点上にチップずれ確認
マークを配置したことにより、マスク合わせ時にチップ
ずれおよびマスク間ずれを減少させることができる。

実施例 以下本発明の一実施例を図面に基づいて説明する。

第１図は本発明の一実施例のフォトマスクにて形成され
た４個のチップのコーナー部の平面図である。第１図に
おいて、11は半導体基板（Siウェーハ）であり、半導体
基板11の斜線部分12はそれぞれ４個のチップの回路部を
示す。また13はチップのスクライブレーンであり、４個
のチップのスクライブレーン13の交差部内の中央線のス
クライブライン14（図面では実線で書かれているが実際
にはこの線は存在しない架空のものである。）で仕切ら
れた４つの領域の１領域づつに、フォトマスクの全工程
数（第１図においては８工程）を４分割した工程数（第
１図では２工程）のマスク合わせマークのパターン15が
分割配置され、スクライブライン14の交点上にチップず
れ確認マークのパターン16が配置されている。

第２図は第１図のチップコーナー部をさらに拡大したも
のであり、マスク合わせマークのパターン15の内にはフ
ォトマスクを工程順に使用する工程番号が設けられてい
る。

第３図は第１の工程のフォトマスクおよび第２の工程の
フォトマスクによって半導体基板11に形成されたチップ
ずれ確認マークのパターン16を示す。スクライブライン
14で仕切られた各チップのチップコーナーに、第４図
（ａ）に示す第１の工程フォトマスクにより形成された
１層目のチップずれ確認マークのパターン16aと、第４
図（ｂ）に示す第２の工程のフォトマスクにより、１層
目のチップずれ確認マークのパターン16aを囲むように
形成された２層目のチップずれ確認マークのパターン16
bを設ける。そして、これらのパターンの各層共にネガ
・ポジで確認できない１点を１層目と２層目とで順に配
置場所を時計方向にずらして形成している。

次に、半導体基板11にICを形成するときの作用について
説明する。

ICを形成するフォトマスクの全工程数が決定されると、
スクライブレーン13の交差部に設けられるマスク合わせ
マーク15の数が決まり、第１図および第２図に示すよう
にスクライブレーン13の交差部内のスクライブライン14
で仕切られた４つの領域に位置する場合に全てのマスク
合わせマーク15の配置が決まる。第１の工程のフォトマ
スク11′には上記配置にしたがって、たとえば、第５図
（ａ）に示すように、工程番号“1"と“2"のマスク合わ
せマーク15′がフォトマスク11′のスクライブレーン1
3′の交差部に設けられる。第２の工程のフォトマスク1
1″には、たとえば、第５図（ｂ）に示すように、工程
番号“2"と“3"のマスク合わせマーク15′がフォトマス
ク11″のスクライブレーン13′の交差部に設けられる。
また、第５図（ａ）の第１の工程のフォトマスク11′に
はスクライブライン14′の交差点にチップずれ確認マー
ク16a′が４つの領域の１つの領域分が欠けた状態で設
けられ、次の第５図（ｂ）の第２の工程のフォトマスク
11″にはチップずれ確認マーク16b′が第１の工程のフ
ォトマスク11′のチップずれ確認マーク16a′と時計方
向に１つの領域分欠けた状態で設けられ、工程順にフォ
トマスクには前工程のチップずれ確認マーク16a′を囲
むようにチップずれ確認マーク16b′が設けられる。

上記フォトマスクの構成により、まず第１の工程のフォ
トマスクにより半導体基板11にICの構成部品の第１の拡
散層が形成されるとともに、スクライブレーン13の交差
部に工程番号“1"と“2"のマスク合わせマークのパター
ン15が形成され、スクライブライン14の交差点に第１層
のチップずれ確認マークのパターン16aが形成される。
そして、次の第２の工程にてフォトマスクを半導体基板
11に合わせるとき、半導体基板11に形成された工程番号
“2"のマスク合わせマークのパターン15およびチップず
れ確認マークのパターン16aと第２の工程のフォトマス
クの工程番号“2"のマスク合わせマーク15′およびチッ
プずれ確認マーク16b′が一致して重なり合うように固
定する。マスク合わせマークのパターン15は全てのチッ
プのスクライブレーン13の交差部に形成されているの
で、マスク合わせを２チップ間にまたがって行うことも
できるので、２点合わせが行え、マスク合わせ精度を上
げることができる。そして、順に前の工程のマスク合わ
せパターンに次の工程のフォトマスクのマスク合わせマ
ークを合わせるときに、工程番号の同じ番号のマスク合
わせマークのパターン15およびチップずれ確認マークの
パターン16が一致して重なり合うように固定していく。

このように、フォトマスク上のスクライブレーンの交差
部の４コーナーに層ごと、すなわち工程ごとのマスク合
わせマーク15′とチップずれ確認マーク16′を分割して
配置するので、ICが形成されたチップのどのコーナー部
分でも全層のマスク合わせマークのパターン15とチップ
ずれ確認マークのパターン16が存在する。

このように上記構成によれば、マスク合わせマークとチ
ップずれ確認マークをスクライブレーンに分割配置する
ことで、マスクレイアウト時にICの回路部内でのマスク
合わせマークのレイアウトのことを考える必要がなく、
マスク設計の時間も短縮できる。また、チップのコーナ
ー部分に配置したことにより、フォトマスク間のばらつ
き量が減少して精度が向上するとともに、マスク合わせ
マークが従来のように回路部内に形成されないので、マ
スクパターンレイアウトの高密度化がはかれチップサイ
ズを小さくすることができる。

発明の効果 以上のように本発明によれば、マスク合わせマークをス
クライブレーンの交差部に分割配置し、さらにスクライ
ブラインの交差点にチップずれ確認マークを設けたこと
によりチップずれおよびフォトマスク間ずれを減少する
ことができ、さらにマスク合わせマークをスクライブレ
ーンに分割配置して、従来のように回路部内に設けられ
ていないことにより、マスクパターンレイアウトの高密
度化がはかれチップサイズを小さくできる。

【図面の簡単な説明】

第１図は本発明の一実施例のフォトマスクによるマスク
合わせマークのパターンとチップずれ確認マークのパタ
ーンの配置を示す４個のチップのコーナー部の平面図、
第２図は第１図のチップのコーナー部の拡大図、第３図
は本発明の一実施例のフォトマスクのチップずれ確認マ
ークの配置を示す半導体基板の平面図、第４図（ａ）
（ｂ）はそれぞれフォトマスクにおけるチップずれ確認
マークの説明図、第５図（ａ）（ｂ）はそれぞれのフォ
トマスクにおけるマスク合わせマークの説明図、第６図
は従来のフォトマスクのマスク合わせマークの説明図で
ある。 11…半導体基板、12…回路部、13…スクライブレーン、
14…スクライブライン、15…マスク合わせマークのパタ
ーン、16,16a,16b…チップずれ確認マークのパターン、
11′…フォトマスク、13′…フォトマスクのスクライブ
レーン、14′…フォトマスクのスクライブライン、15′
…フォトマスクのマスク合わせマーク、16a′,16b′…
フォトマスクのチップずれ確認マーク。

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数のマスクのスクライブレーンの交差部
   内のスクライブラインで仕切られた４つの領域の１領域
   づつに、フォトマスクの全工程数を４分割した工程数の
   マスク合わせマークを、分割配置したフォトマスク。
2. 【請求項２】スクライブラインの交点上にチップずれ確
   認マークを配置した請求項１記載のフォトマスク。