JPH0749869Y2 - トランジスタスイツチング回路 - Google Patents
トランジスタスイツチング回路Info
- Publication number
- JPH0749869Y2 JPH0749869Y2 JP1986148755U JP14875586U JPH0749869Y2 JP H0749869 Y2 JPH0749869 Y2 JP H0749869Y2 JP 1986148755 U JP1986148755 U JP 1986148755U JP 14875586 U JP14875586 U JP 14875586U JP H0749869 Y2 JPH0749869 Y2 JP H0749869Y2
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- JP
- Japan
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- transistor
- switching transistor
- control
- voltage
- switching
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- 238000001514 detection method Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- 238000010791 quenching Methods 0.000 description 3
- 230000000171 quenching effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】 （産業上の利用分野） 本考案はリレー、モータ、ソレノイド等を駆動するのに
好適なトランジスタスイツチング回路に関し、ソレノイ
ド等の短絡時またはモータ拘束時に流れる大電流時にも
耐えるトランジスタスイツチング回路に関する。
好適なトランジスタスイツチング回路に関し、ソレノイ
ド等の短絡時またはモータ拘束時に流れる大電流時にも
耐えるトランジスタスイツチング回路に関する。
（従来技術） 従来のトランジスタスイツチング回路は第３図に示す如
く構成されていた。すなわち、電源BATに直列に電流検
出抵抗１およびスイツチングトランジスタ２が接続され
ていた。
く構成されていた。すなわち、電源BATに直列に電流検
出抵抗１およびスイツチングトランジスタ２が接続され
ていた。
したがつて負荷RLに流れる電流が増加すると、抵抗１の
電圧降下が増加し、この電圧降下が検出トランジスタ３
のVBE(ON)まで上昇すると、トランジスタ２のベース・
エミツタ間がトランジスタ３により短絡され、トランジ
スタ２がカツトオフするようになつている。
電圧降下が増加し、この電圧降下が検出トランジスタ３
のVBE(ON)まで上昇すると、トランジスタ２のベース・
エミツタ間がトランジスタ３により短絡され、トランジ
スタ２がカツトオフするようになつている。
なお、トランジスタ４は制御端子Ｃに印加された電圧で
オン状態に制御されて、トランジスタスイツチング回路
をオン状態にする制御用のトランジスタである。
オン状態に制御されて、トランジスタスイツチング回路
をオン状態にする制御用のトランジスタである。
（考案が解決しようとする問題点） 上記した如き従来のトランジスタスイツチング回路によ
るときは、電源と負荷との間にスイツチングトランジス
タおよび電流検出抵抗を接続しているため、負荷に供給
される電圧は電流検出抵抗の電圧降下分およびスイツチ
ングトランジスタのVCE(ON)だけ低くなる問題点があつ
た。
るときは、電源と負荷との間にスイツチングトランジス
タおよび電流検出抵抗を接続しているため、負荷に供給
される電圧は電流検出抵抗の電圧降下分およびスイツチ
ングトランジスタのVCE(ON)だけ低くなる問題点があつ
た。
特に電池駆動の機器においては、電源供給路中の損失が
特に問題となる。
特に問題となる。
本考案は上記の問題点を解消して、負荷への電圧供給路
中の電圧降下を減少させることのできるトランジスタス
イツチング回路を提供することを目的とする。
中の電圧降下を減少させることのできるトランジスタス
イツチング回路を提供することを目的とする。
（問題点を解決するための手段） 上記の問題点を解決するために本考案は下記の如く構成
した。
した。
エミッタとコレクタを電源と負荷との間に直列に接続し
たスイッチングトランジスタと、 スイッチングトランジスタのベースに第１抵抗を介して
接続され、かつ制御電圧によりオン・オフ駆動されてス
イッチングトランジスタをオン・オフ駆動する第１制御
トランジスタと、 コレクタをスイッチングトランジスタのベースに、エミ
ッタをスイッチングトランジスタのエミッタに接続し、
ベースを第２抵抗を介してスイッチングトランジスタの
コレクタに接続してスイッチングトランジスタのコレク
タ・エミッタ間の電圧を検出し、かつこの電圧がベース
・エミッタ間オン電圧を超えたときオン状態になり、ス
イッチングトランジスタを第１制御トランジスタによる
制御に優先してオフ状態にする第２制御トランジスタ
と、 コレクタを第２制御トランジスタのベースに、エミッタ
を第２制御トランジスタのエミッタに接続し、かつ電源
からベースへの供給電圧を時定数回路を介して供給し負
荷への電源供給開始後所定期間オン状態として第２制御
トランジスタをオフ状態に制御する第３制御トランジス
タと を備えた。
たスイッチングトランジスタと、 スイッチングトランジスタのベースに第１抵抗を介して
接続され、かつ制御電圧によりオン・オフ駆動されてス
イッチングトランジスタをオン・オフ駆動する第１制御
トランジスタと、 コレクタをスイッチングトランジスタのベースに、エミ
ッタをスイッチングトランジスタのエミッタに接続し、
ベースを第２抵抗を介してスイッチングトランジスタの
コレクタに接続してスイッチングトランジスタのコレク
タ・エミッタ間の電圧を検出し、かつこの電圧がベース
・エミッタ間オン電圧を超えたときオン状態になり、ス
イッチングトランジスタを第１制御トランジスタによる
制御に優先してオフ状態にする第２制御トランジスタ
と、 コレクタを第２制御トランジスタのベースに、エミッタ
を第２制御トランジスタのエミッタに接続し、かつ電源
からベースへの供給電圧を時定数回路を介して供給し負
荷への電源供給開始後所定期間オン状態として第２制御
トランジスタをオフ状態に制御する第３制御トランジス
タと を備えた。
（作用） 本考案において、スイツチングトランジスタは、制御電
圧によつてオン・オフ駆動される第１制御トランジスタ
によつてオン・オフ駆動され、スイツチングトランジス
タがオン中は負荷にスイツチングトランジスタを介して
電源の電圧が印加されることになる。しかるに電源と負
荷との間にはスイツチングトランジスタのみが直列に接
続されているため、従来の如く電流検出用の抵抗により
発生する電圧降下はなく、電源の電圧が負荷に印加され
ることになる。
圧によつてオン・オフ駆動される第１制御トランジスタ
によつてオン・オフ駆動され、スイツチングトランジス
タがオン中は負荷にスイツチングトランジスタを介して
電源の電圧が印加されることになる。しかるに電源と負
荷との間にはスイツチングトランジスタのみが直列に接
続されているため、従来の如く電流検出用の抵抗により
発生する電圧降下はなく、電源の電圧が負荷に印加され
ることになる。
また、スイツチングトランジスタのエミツタ・コレクタ
電圧は第２制御トランジスタにより検出されており、ス
イツチングトランジスタのコレクタ・エミツタ間電圧が
所定値を超えると第１制御トランジスタの制御に優先し
てスイツチングトランジスタが第２制御トランジスタに
よりオフ状態に制御される。
電圧は第２制御トランジスタにより検出されており、ス
イツチングトランジスタのコレクタ・エミツタ間電圧が
所定値を超えると第１制御トランジスタの制御に優先し
てスイツチングトランジスタが第２制御トランジスタに
よりオフ状態に制御される。
この結果、負荷電流が増加するとスイツチングトランジ
スタに流れる電流が増加し、スイツチングトランジスタ
のコレクタ・エミツタ間の電圧は増加し、これは第２制
御トランジスタにより検出されて、スイツチングトラン
ジスタは第１制御トランジスタによる制御に優先してオ
フ状態にされて保護される。さらにまた、第１制御トラ
ンジスタをオフ状態にしないとスイツチングトランジス
タをオン状態に制御することができない。
スタに流れる電流が増加し、スイツチングトランジスタ
のコレクタ・エミツタ間の電圧は増加し、これは第２制
御トランジスタにより検出されて、スイツチングトラン
ジスタは第１制御トランジスタによる制御に優先してオ
フ状態にされて保護される。さらにまた、第１制御トラ
ンジスタをオフ状態にしないとスイツチングトランジス
タをオン状態に制御することができない。
さらに、第３制御トランジスタによって、負荷への電源
供給の開始後所定期間、第２制御トランジスタがオフ状
態に制御されて、負荷への電源電圧の印加、負荷への電
源電圧印加遮断後の再印加が確実に行える。
供給の開始後所定期間、第２制御トランジスタがオフ状
態に制御されて、負荷への電源電圧の印加、負荷への電
源電圧印加遮断後の再印加が確実に行える。
（考案の実施例） 第１図は本考案の一実施例の構成を示す回路図である。
電源BATはスイツチングトランジスタ２を介して負荷RL
に接続してある。スイツチングトランジスタ２のベース
はバイアス用の抵抗11とコンデンサ12の並列回路を通し
て、第１制御用トランジスタに対応するトランジスタ４
を介してアースしてあり、トランジスタ４は制御端子Ｃ
に印加される電圧によりオン・オフ状態に制御されて、
トランジスタ４のオン・オフにともなつてスイツチング
トランジスタ２をオン・オフする。
に接続してある。スイツチングトランジスタ２のベース
はバイアス用の抵抗11とコンデンサ12の並列回路を通し
て、第１制御用トランジスタに対応するトランジスタ４
を介してアースしてあり、トランジスタ４は制御端子Ｃ
に印加される電圧によりオン・オフ状態に制御されて、
トランジスタ４のオン・オフにともなつてスイツチング
トランジスタ２をオン・オフする。
スイツチングトランジスタ２のコレクタ・エミツタ間に
は、スイツチングトランジスタ２のVCE検出用のトラン
ジスタ13が抵抗14を介して接続してある。トランジスタ
13のコレクタはスイツチングトランジスタ２のベース
に、トランジスタ13のエミツタはスイツチングトランジ
スタ２のエミツタと共に電源BATに接続してある。トラ
ンジスタ13は第２制御用トランジスタに対応している。
は、スイツチングトランジスタ２のVCE検出用のトラン
ジスタ13が抵抗14を介して接続してある。トランジスタ
13のコレクタはスイツチングトランジスタ２のベース
に、トランジスタ13のエミツタはスイツチングトランジ
スタ２のエミツタと共に電源BATに接続してある。トラ
ンジスタ13は第２制御用トランジスタに対応している。
一方、トランジスタ15のエミツタは電源BATに接続し、
コレクタはトランジスタ13のベースに接続し、ベースは
抵抗16,17、コンデンサ18およびダイオード19からなる
微分回路を通してトランジスタ４のコレクタに接続して
起動時トランジスタ13をオフ状態に制御する。
コレクタはトランジスタ13のベースに接続し、ベースは
抵抗16,17、コンデンサ18およびダイオード19からなる
微分回路を通してトランジスタ４のコレクタに接続して
起動時トランジスタ13をオフ状態に制御する。
トランジスタ15、抵抗16,17、コンデンサ18およびダイ
オード19は、スイツチングトランジスタ２がオフ状態に
なつた後、トランジスタ４で再度オン状態にする場合等
の起動を可能にする起動用の回路である。
オード19は、スイツチングトランジスタ２がオフ状態に
なつた後、トランジスタ４で再度オン状態にする場合等
の起動を可能にする起動用の回路である。
上記の如く構成された本考案において、制御端子Ｃを高
電位にするとトランジスタ４はオン状態になり、抵抗1
6,17、コンデンサ18およびダイオード19からなる微分回
路が作用し、トランジスタ15のベースは一時的に抵抗1
7、コンデンサ18およびトランジスタ４を介してアース
される。したがつてトランジスタ15はオン状態に制御さ
れ、トランジスタ13はそのベースが抵抗14により負荷RL
を通してアースされているにもかかわらずオフ状態に制
御され、起動が可能とされる。そこでスイツチングトラ
ンジスタ２のベースは抵抗11、トランジスタ４を介して
アースされ、スイツチングトランジスタ２はオン状態に
制御されて、負荷RLに電源BATの電圧がスイツチングト
ランジスタ２を介して印加される。
電位にするとトランジスタ４はオン状態になり、抵抗1
6,17、コンデンサ18およびダイオード19からなる微分回
路が作用し、トランジスタ15のベースは一時的に抵抗1
7、コンデンサ18およびトランジスタ４を介してアース
される。したがつてトランジスタ15はオン状態に制御さ
れ、トランジスタ13はそのベースが抵抗14により負荷RL
を通してアースされているにもかかわらずオフ状態に制
御され、起動が可能とされる。そこでスイツチングトラ
ンジスタ２のベースは抵抗11、トランジスタ４を介して
アースされ、スイツチングトランジスタ２はオン状態に
制御されて、負荷RLに電源BATの電圧がスイツチングト
ランジスタ２を介して印加される。
負荷RLの負荷電流が所定範囲内のときはスイツチングト
ランジスタ２のコレクタ・エミツタ間電圧VCEは低く、
トランジスタ13はオフ状態に制御されて、スイツチング
トランジスタ２はオン状態に制御される。
ランジスタ２のコレクタ・エミツタ間電圧VCEは低く、
トランジスタ13はオフ状態に制御されて、スイツチング
トランジスタ２はオン状態に制御される。
つぎに負荷RLが減少しスイツチングトランジスタ２に流
れる電流が増大すると、第２図に示したコレクタ電流対
コレクタ・エミツタ間電圧VCEの特性例の如く電圧VCEが
急激に増大する。この電圧VCEがトランジスタ13のV
BE(ON)電圧を超えるとトランジスタ13はオン状態に制御
される。この結果、スイツチングトランジスタ２のベー
ス・エミツタ間はトランジスタ13で短絡されることにな
つて、スイツチングトランジスタ２はオフ状態に制御さ
れて、負荷RLへの電圧供給が遮断される。スイツチング
トランジスタ２が一度オフ状態になるとトランジスタ13
はオン状態に維持されるため、スイツチングトランジス
タ２はオフ状態であつて発熱することはない。
れる電流が増大すると、第２図に示したコレクタ電流対
コレクタ・エミツタ間電圧VCEの特性例の如く電圧VCEが
急激に増大する。この電圧VCEがトランジスタ13のV
BE(ON)電圧を超えるとトランジスタ13はオン状態に制御
される。この結果、スイツチングトランジスタ２のベー
ス・エミツタ間はトランジスタ13で短絡されることにな
つて、スイツチングトランジスタ２はオフ状態に制御さ
れて、負荷RLへの電圧供給が遮断される。スイツチング
トランジスタ２が一度オフ状態になるとトランジスタ13
はオン状態に維持されるため、スイツチングトランジス
タ２はオフ状態であつて発熱することはない。
上記の如くにして一度オフ状態になつたスイツチングト
ランジスタ２をオン状態にするためには、一度制御端子
Ｃを低電位にした後、再び高電位にすることにより前記
した如くスイツチングトランジスタ２がオン状態にな
る。
ランジスタ２をオン状態にするためには、一度制御端子
Ｃを低電位にした後、再び高電位にすることにより前記
した如くスイツチングトランジスタ２がオン状態にな
る。
また制御端子Ｃを低電位にするとトランジスタ４がオフ
状態にされて、スイツチングトランジスタ２のバイアス
が断たれ、スイツチングトランジスタ２がオフ状態に制
御されて負荷RLの電源BATの電圧印加は遮断される。
状態にされて、スイツチングトランジスタ２のバイアス
が断たれ、スイツチングトランジスタ２がオフ状態に制
御されて負荷RLの電源BATの電圧印加は遮断される。
つぎに負荷RLが短絡された場合、トランジスタ13のベー
ス・エミツタ間には抵抗14を通して電源BATの電圧が印
加されるため、スイツチングトランジスタ２は確実にオ
フ状態にされる。
ス・エミツタ間には抵抗14を通して電源BATの電圧が印
加されるため、スイツチングトランジスタ２は確実にオ
フ状態にされる。
ここでコンデンサ12はスイツチングトランジスタ２とト
ランジスタ13とで構成される発振ループを遮断するため
に接続してある。さらにまた、ダイオード19はトランジ
スタ４をオフ状態にさせたときにコンデンサ18の放電を
早める目的で接続してあり、省略しても差支えない。
ランジスタ13とで構成される発振ループを遮断するため
に接続してある。さらにまた、ダイオード19はトランジ
スタ４をオフ状態にさせたときにコンデンサ18の放電を
早める目的で接続してあり、省略しても差支えない。
しかるに上記した如く電源BATと負荷RLとの間にはスイ
ツチングトランジスタ２が接続されるのみであるから、
電源BATから負荷RLへの電圧供給路中の損失はスイツチ
ングトランジスタ２のVCE(ON)のみで電流検出用抵抗１
による電圧降下はなく、従来例に比較して小さくなる。
ツチングトランジスタ２が接続されるのみであるから、
電源BATから負荷RLへの電圧供給路中の損失はスイツチ
ングトランジスタ２のVCE(ON)のみで電流検出用抵抗１
による電圧降下はなく、従来例に比較して小さくなる。
またスイツチングトランジスタ２が破壊される原因につ
いてみると、 （イ）ICMAXを超えることによる破壊 （ロ）IC増加によりVCEが増加し、コレクタ損失PCの急
激な増加を招いてPCMAXを超えることによる破壊 が考えられる。
いてみると、 （イ）ICMAXを超えることによる破壊 （ロ）IC増加によりVCEが増加し、コレクタ損失PCの急
激な増加を招いてPCMAXを超えることによる破壊 が考えられる。
（イ）に対してはスイツチングトランジスタ２のベース
抵抗や大電流領域での電流増幅率hfe低下による制限を
受けて実際には破壊しないことが多い。
抵抗や大電流領域での電流増幅率hfe低下による制限を
受けて実際には破壊しないことが多い。
（ロ）に対してはスイツチングトランジスタ２のVCEが
比較的小さく、トランジスタ13のVCE(ON)程度に抑える
ことができるため、スイツチングトランジスタ２のVCE
の増加が抑えられて熱的な破壊に対しては有利となり、
また一度、スイツチングトランジスタ２のVCEがトラン
ジスタ13のVCE(ON)を超えると、負荷RLを正常な状態に
した後、制御端子Ｃを低電位にし、次で再び高電位にし
ないと再動作しないので熱的にも有利であり、前記
（ロ）による破壊はなくなる。したがつてスイツチング
トランジスタ２に放熱器を設けなくてもよく、スペース
フアクタが向上する。
比較的小さく、トランジスタ13のVCE(ON)程度に抑える
ことができるため、スイツチングトランジスタ２のVCE
の増加が抑えられて熱的な破壊に対しては有利となり、
また一度、スイツチングトランジスタ２のVCEがトラン
ジスタ13のVCE(ON)を超えると、負荷RLを正常な状態に
した後、制御端子Ｃを低電位にし、次で再び高電位にし
ないと再動作しないので熱的にも有利であり、前記
（ロ）による破壊はなくなる。したがつてスイツチング
トランジスタ２に放熱器を設けなくてもよく、スペース
フアクタが向上する。
また、起動用の回路により電源BATがスイツチを介して
印加されるような場合で、制御端子Ｃに先に高電位が加
えられて遅れて電源BATの電圧が印加される様な場合で
もトランジスタ13はトランジスタ15により前記と同様に
オフ状態にされて起動が可能である。
印加されるような場合で、制御端子Ｃに先に高電位が加
えられて遅れて電源BATの電圧が印加される様な場合で
もトランジスタ13はトランジスタ15により前記と同様に
オフ状態にされて起動が可能である。
また、上記した実施例ではバイポーラトランジスタの場
合を例示したが、FETやその他の素子で置換することも
可能である。さらに、スイツチングトランジスタは複数
個並列に接続してもよい。
合を例示したが、FETやその他の素子で置換することも
可能である。さらに、スイツチングトランジスタは複数
個並列に接続してもよい。
（考案の効果） 以上説明した如く本考案によれば、電源と負荷との間に
直列にスイツチングトランジスタのみを設け、スイツチ
ングトランジスタのVCEを第２制御トランジスタで検出
し、この検出電圧が所定値を超えたときスイツチングト
ランジスタをオフ状態にしたため、電流検出抵抗は不要
となつて、電流検出抵抗による電圧降下は発生せず、電
圧の低下は減少する。
直列にスイツチングトランジスタのみを設け、スイツチ
ングトランジスタのVCEを第２制御トランジスタで検出
し、この検出電圧が所定値を超えたときスイツチングト
ランジスタをオフ状態にしたため、電流検出抵抗は不要
となつて、電流検出抵抗による電圧降下は発生せず、電
圧の低下は減少する。
また、第２制御トランジスタによるスイツチングトラン
ジスタのオフ状態は、第１制御トランジスタによるスイ
ツチングトランジスタの制御に優先しているため、第２
制御トランジスタによりスイツチングトランジスタがオ
フ状態になつたときは第１制御トランジスタを一度オフ
状態にしないと再動作しないためスイツチングトランジ
スタの保護は確実であり、かつスイツチングトランジス
タの発熱は少なくてすみ、放熱器は不要である。
ジスタのオフ状態は、第１制御トランジスタによるスイ
ツチングトランジスタの制御に優先しているため、第２
制御トランジスタによりスイツチングトランジスタがオ
フ状態になつたときは第１制御トランジスタを一度オフ
状態にしないと再動作しないためスイツチングトランジ
スタの保護は確実であり、かつスイツチングトランジス
タの発熱は少なくてすみ、放熱器は不要である。
さらにまた、負荷の短絡に対しては第２制御トランジス
タが確実に作用し、スイツチングトランジスタが確実に
保護される。
タが確実に作用し、スイツチングトランジスタが確実に
保護される。
また、スイツチングトランジスタのコレクタ・エミツタ
間の電圧を検出しているのでコレクタ損失を制限しやす
い。
間の電圧を検出しているのでコレクタ損失を制限しやす
い。
さらに、第３制御トランジスタによって、負荷への電源
供給の開始後所定期間、第２制御トランジスタをオフ状
態に制御するように構成したため、負荷への電源電圧の
印加、負荷への電源電圧印加遮断後の再印加が確実に行
える効果がある。
供給の開始後所定期間、第２制御トランジスタをオフ状
態に制御するように構成したため、負荷への電源電圧の
印加、負荷への電源電圧印加遮断後の再印加が確実に行
える効果がある。
第１図は本考案の一実施例の回路図。 第２図は本考案の一実施例の作用の説明に供する線図。 第３図は従来例の回路図。 BAT……電源、RL……負荷、２……スイツチングトラン
ジスタ、４および13……トランジスタ。
ジスタ、４および13……トランジスタ。
Claims (1)
- 【請求項１】エミツタとコレクタを電源と負荷との間に
直列に接続したスイッチングトランジスタと、 スイッチングトランジスタのベースに第１抵抗を介して
接続され、かつ制御電圧によりオン・オフ駆動されてス
イッチングトランジスタをオン・オフ駆動する第１制御
トランジスタと、 コレクタをスイッチングトランジスタのベースに、エミ
ッタをスイッチングトランジスタのエミッタに接続し、
ベースを第２抵抗を介してスイッチングトランジスタの
コレクタに接続してスイッチングトランジスタのコレク
タ・エミッタ間の電圧を検出し、かつこの電圧がベース
・エミッタ間オン電圧を超えたときオン状態になり、ス
イッチングトランジスタを第１制御トランジスタによる
制御に優先してオフ状態にする第２制御トランジスタ
と、 コレクタを第２制御トランジスタのベースに、エミッタ
を第２制御トランジスタのエミッタに接続し、かつ電源
からベースへの供給電圧を時定数回路を介して供給し負
荷への電源供給開始後所定期間オン状態として第２制御
トランジスタをオフ状態に制御する第３制御トランジス
タと を備えたことを特徴とするトランジスタスイッチング回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986148755U JPH0749869Y2 (ja) | 1986-09-30 | 1986-09-30 | トランジスタスイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986148755U JPH0749869Y2 (ja) | 1986-09-30 | 1986-09-30 | トランジスタスイツチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6356829U JPS6356829U (ja) | 1988-04-15 |
| JPH0749869Y2 true JPH0749869Y2 (ja) | 1995-11-13 |
Family
ID=31063324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986148755U Expired - Lifetime JPH0749869Y2 (ja) | 1986-09-30 | 1986-09-30 | トランジスタスイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749869Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939541U (ja) * | 1982-09-06 | 1984-03-13 | 株式会社東芝 | 電源スイツチ回路 |
| JPS60181927U (ja) * | 1984-05-15 | 1985-12-03 | 株式会社東芝 | 保護機能付トランジスタスイツチング回路 |
-
1986
- 1986-09-30 JP JP1986148755U patent/JPH0749869Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6356829U (ja) | 1988-04-15 |
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