JPH0752580B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH0752580B2
JPH0752580B2 JP1190735A JP19073589A JPH0752580B2 JP H0752580 B2 JPH0752580 B2 JP H0752580B2 JP 1190735 A JP1190735 A JP 1190735A JP 19073589 A JP19073589 A JP 19073589A JP H0752580 B2 JPH0752580 B2 JP H0752580B2
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Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体メモリ装置に関し、特にダイナミックラ
ンダムアクセスメモリ装置（以下、DRAMと称す）におけ
るビットラインの回路配置に係るものである。
〈従来の技術及び解決しようとする課題〉 一般にDRAMは、相互に平行で長さが同じビットラインを
多数持っており、各ビットライン対を接続するフリップ
フロップ形のセンスアンプを持っている。
そして各メモリセルは、１つのトランジスタと１つのキ
ャパシタとから構成され、行と列のマトリックス形式に
配列されたビットライン及びワードラインの交叉点に接
続されている。
従来技術で公知のようにビットライン対とセンスアンプ
の回路配置は２つの種類がある。即ち、その１つはセン
スアンプが一対のビットラインの間に配置されるオープ
ンビットライン配置であり、また他の１つは折りたたみ
ビットラインと呼ばれる配置で、センスアンプを各ビッ
トライン対の一端部に配置する形式である。これらのう
ち、ビットラインの平衡と高密度メモリセルの回路配置
の視点から、折りたたみビットライン方式が技術上主に
使用されている。
ところで、高集積大容量化に伴ってDRAMのメモリセルが
高密度化されていくにつれ、ビットライン間の間隔が狭
くなっており、またメモリセルのストレージキャパシタ
も小さくなっている。その結果、メモリセルのアクセス
と、それに続くこのメモリセルが接続されるビットライ
ンに対応するセンスアンプの動作時に、当該ビットライ
ンに隣接したビットラインとの相互カップリングキャパ
シタンスの影響によってセンスアンプが誤動作を起こす
ようになってきた。
これについて、第３図に示す従来の折りたたみビットラ
イン方式の回路配置を例に説明する。ビットラインB0、
▲▼〜B2、▲▼とワードラインW1、W2との交叉
点には、メモリセルMC10〜MC12、MC20〜MC22が接続され
ており、そして各ビットライン対B0／▲▼、B1／▲
▼、B2／▲▼の一端は対応するセンスアンプSA
0〜SA2に接続されている。メモリセルMC10〜M12、MC20
〜MC22の各々はMOSトランジスタＭと、このトランジス
タＭのドレイン−ソース通路と直列に接続されたストレ
ージキャパシタＣとを具備している。MOSトランジスタ
Ｍのドレインは各々ビットラインB0、▲▼…B2、▲
▼に接続されており、ゲートは対応するワードライ
ンW1、W2に接続されている。ストレージキャパシタＣの
他端は所定電圧VPとされている。これら各ビットライン
の寄生容量をCB、隣接ビットラインとの間の相互カップ
リングキャパシタンスをCC、ストレージキャパシタＣの
容量をCSと仮定する。
いま、ワードラインW1に印加されるワードライン信号に
よってメモリセルMC10〜MC12が選択されると、メモリセ
ル内の各ストレージキャパシタＣに蓄積された電荷が対
応するMOSトランジスタＭを通じて各ビットラインB0〜B
2に伝達され、その結果、ビットラインB0〜B2の各々の
電圧は他のビットラインB0〜B2の各々の電圧より だけ増加又は減少する。ここで、VSはストレージキャパ
シタの電圧であり、VBLはメモリセルの選択前の電圧で
ある。その後、例えばメモリセルMC10〜MC12によってビ
ットラインB0〜B2がビットライン▲▼〜▲▼よ
りも相対的にΔVSほど高い電圧を持つ場合、センスアン
プSA0〜SA2が活性化（activate）されると、ΔVSほど低
い電圧を持つビットライン▲▼、▲▼、▲
▼はセンスアンプSA0〜SA2の感知によってビットライン
電圧が低くなる。この時、ビットラインB1の電圧が、隣
接のビットライン▲▼、▲▼の電圧が下降する
ことによるカップリングキャパシタンスCCの影響で下降
する。このような影響はメモリの密度が高くなってビッ
トライン間隔が狭くなるほど深刻化し、さらに、メモリ
セルのキャパシタンスが小さくなるにつれ、カップリン
グキャパシタンスCCによるセンスアンプの誤動作が発生
しやすくなる。
したがって本発明の目的は、高集積化により高密度とな
ってもビットライン相互のカップリングキャパシタンス
による影響を減少し得る回路配置を提供することにあ
る。
〈課題を解決するための手段〉 このような目的のために、この発明では、折りたたみビ
ットライン構造を有し、データ読出し前に全ビットライ
ンをプリチャージするようになった半導体メモリ装置に
ついて、ビットラインを１本おきに対として対応する第
１センスアンプに接続すると共に、残りのビットライン
を一対ずつ対応する第２センスアンプに接続し、且つ第
１センスアンプのビットラインに係るメモリセルが接続
されたワードライン以外のワードラインに第２センスア
ンプのビットラインに係るメモリセルを接続し、そし
て、制御信号に従って第１センスアンプ群を活性化させ
る第１制御手段と、前記制御信号の反転信号に従って第
１センスアンプ群の非活性化時に第２センスアンプ群を
活性化させる第２制御手段とを用いて、ワードラインに
より選択されたメモリセルの記憶データに従って該当ビ
ットラインの電位状態が変化する際に、そのビットライ
ンと隣り合ったビットラインが全てプリチャージレベル
に維持されるようにしている。
また、オープンビットライン構造を有し、データ読出し
前に全ビットラインをプリチャージするようになった半
導体メモリ装置について、奇数番目のビットライン対を
接続する第１センスアンプ群と偶数番目のビットライン
対を接続する第２センスアンプ群とを列方向に交互に配
置すると共に、第１センスアンプ群のビットライン対に
係るメモリセルが接続されたワードライン以外のワード
ラインに第２センスアンプ群のビットライン対に係るメ
モリセルを接続し、そして、制御信号に従って第１セン
スアンプ群を活性化させる第１制御手段と、前記制御信
号の反転信号に従って第１センスアンプ群の非活性化時
に第２センスアンプ群を活性化させる第２制御手段とを
用いて、ワードラインにより選択されたメモリセルの読
出データに従って該当ビットライン対の電位状態が変化
する際に、そのビットライン対と隣り合ったビットライ
ン対を全てプリチャージレベルに維持するようにしたも
のである。
〈実施例〉 第１図は、本発明による折りたたみビットラインの回路
配置を持つDRAMの回路構成の一実施例を示した図面であ
る。
第１図を参照すると分かるように、上部端には多数の上
部センスアンプ10U（第１センスアンプ）が行方向に配
列されており、下部端には多数の下部センスアンプ10D
（第２センスアンプ）が行方向に配列されている。これ
らセンスアンプ10U、10Dの各々はMOSトランジスタ12〜1
5で構成されている。MOSトランジスタ12、14のドレイン
は、センシングノード16、18を通じてMOSトランジスタ1
2、14のゲートに各々交叉して接続されており、そしてM
OSトランジスタ12、14のソースは共通ノード11に接続さ
れている。また、MOSトランジスタ12、14のドレインと
入出力ラインI/OU、▲▼及びI/OD、▲
▼との間には各々負荷MOSトランジスタ13、15のソース
−ドレイン通路が接続され、これらMOSトランジスタ1
3、15のゲートには負荷信号φＳが印加される。
上部センスアンプ10Uのソース共通ノード11は上部共通
ライン24に接続され、この上部共通ライン24は、上部セ
ンスアンプ10Uの活性／非活性を制御するためのMOSトラ
ンジスタ20（第１制御手段）のドレインに接続される。
このMOSトランジスタ20のソースは接地され、そしてMOS
トランジスタ20のゲートには上部センスアンプ10Uを活
性化するための制御信号φＬが印加される。
各上部センスアンプ10Uのセンシングノード16と18と
は、下向に伸張する上部ビットライン（又は列ライン）
対UBL1／▲▼、UBL2／▲▼、……UBLK
／▲▼に各々接続される。これらビットライン
対の上部センスアンプ10Uと反対側の端には、ビットラ
インをプリチャージするためのプリチャージ手段30Uが
各々接続されている。プリチャージ手段30UはMOSトラン
ジスタ32、34で構成され、これらMOSトランジスタ32、3
4のソースは各々ビットライン対に接続され、且つドレ
インは所定のプリチャージ電圧V1を受けており、そして
ゲートにはプリチャージ信号Ｐが印加される。
上部センスアンプ10Uと同一構成を持つ各下部センスア
ンプ10Dのソース共通ノード11Dは、下部共通ライン26を
通じて下部センスアンプ10Dの活性／非活性を制御する
ためのMOSトランジスタ22（第２制御手段）のドレイン
に接続される。このMOSトランジスタ22のソースは接地
され、そのゲートには制御信号φＬの反転信号▲▼
が印加されている。そのため、上部センスアンプ10Uが
制御信号φＬによって活性化される時、下部センスアン
プ10Dは非活性化される。その逆も同様である。
各下部センスアンプ10Dのセンシングノード16Dと18Dと
は、上部ビットラインUBL1と▲▼の間、……、
UBLKと▲▼の間をそれぞれ上向に伸張する等間
隔を持った下部ビットラインDBL1、▲▼、…
…、DBLK、▲▼と対応接続される。また、これ
ら下部ビットライン対DBL1／▲▼、……、DBLK
／▲▼の下部センスアンプ10Dと反対側の端に
は、前述したプリチャージ手段30Uと同一の構成を持つ
プリチャージ手段30Dが設けられている。
プリチャージ手段30Uと30Dとの間には、相互に平行なワ
ードライン（又は行ライン）WL1〜WL4Nが、ビットライ
ンUBL1、DBL1、……▲▼、▲▼の上で
直交するようにして配列されている。そして、これらワ
ードラインとビットラインとの交叉点には、行と列との
方向で４番目の交叉点毎にメモリセルM11〜M4NKが連続
的に接続されている。
所定のメモリセルからのデータ読出し動作前に、ビット
ライン対UBL1／▲▼〜DBLK／▲▼の全
てはプリチャージ手段30U、30Dによってプリチャージ電
圧V1にプリチャージされる。プリチャージ動作完了後、
所定メモリセルからデータを読出すためにワードライン
が選択される。例えば、メモリセルM12からデータが読
出されるとすると、ワードラインWL1が選択される。ワ
ードラインWL1の選択により、そのワードラインWL1と接
続されたメモリセルM11〜M1Kが選択され、メモリセルM
11〜M1K内のストレージキャパシタに貯蔵された電荷が
対応するビットラインUBL1、UBL2、……、UBLKに伝達さ
れる。したがって、ビットラインUBL1、UBL2、……、UB
LKは、その貯蔵された電荷の状態に応じてプリチャージ
電圧V1より多少増加又は減少された電圧を持つ。その
後、制御信号φＬがMOSトランジスタ20のゲートに印加
されることによって上部センスアンプ10Uが活性化さ
れ、次いで信号φＳがMOSトランジスタ13、15のゲート
に印加されることにより、ビットライン対UBL1／▲
▼、……、UBLK／▲▼の中の一対のビット
ラインの電圧が入出力ラインI/OU、▼▼に伝達
される。
一方この時、下部センスアンプ10Dは、制御信号φＬの
反転信号▲▼がゲートに印加されるMOSトランジス
タ22のOFF状態によって活性化されない。したがって、
下部センスアンプ10Dと接続された下部ビットライン対D
BL1／▲▼、……、DBLK／▲▼はプリ
チャージ電圧V1の一定電圧を維持する。それにより、上
部センスアンプ10Uのセンシング動作によって上部ビッ
トライン対UBL1／▲▼、……、UBLK／▲
▼が電圧変化した際に、これら上部ビットラインの各
々と隣り合った下部ビットラインがプリチャージ電圧V1
を維持するため、カップリングキャパシタンスによるデ
ータ読出し誤動作の危険を減少させ得る。以上は、奇数
番目のワードラインの選択によって上部センスアンプ10
Uが動作する場合を説明したが、その逆も同様である。
第２図は、本発明によるオープンビットラインの回路配
置を持つDRAMの回路構成の一実施例をを示した図面であ
る。
第２図を参照すると分かるように、センスアンプ40U、4
0M、40Dは全て第１図のセンスアンプ10Dと同一構成であ
る。また、各センスアンプ40U、40M、40Dは、それぞれ
同一行に同一間隔で配列されている。そしてセンスアン
プ40Mが第１センスアンプ群をなし、センスアンプ40U、
40Dが第２センスアンプ群をなしている。即ち、第１セ
ンスアンプ群と第２センスアンプ群は列方向に交互に配
置されている。各行のセンスアンプ40U、40M、40Dは、
ソース共通ノード11と接続されたライン62、64、66を通
じて、ソースが接地されたMOSトランジスタ52、54、56
のドレインに接続されている。MOSトランジスタ54のゲ
ートにはセンスアンプ40Mを活性化する制御信号φＬが
印加され、MOSトランジスタ52、56のゲートには制御信
号φＬの反転信号▲▼が印加される。したがって、
センスアンプ40Mが活性化される時には隣接したセンス
アンプ40U、40Dは活性化しないし、その逆も同様であ
る。
センスアンプ40Mは、各々のセンシングノードが、相互
に反対方向に伸張する同一長さのビットライン対BLM1／
▲▼、……、BLMK／▲▼に接続されて
いる。また、センスアンプ40U、40Dの各々のセンシング
ノードも、相互に反対方向に伸張し、前記のビットライ
ン対BLM1／▲▼、……、BLMK／▲▼と
同一長さを持つビットライン対BLU1／▲▼、…
…、BLUK／▲▼及びBLD1／▲▼、…
…、BLDK／▲▼にそれぞれ接続されている。
このような各ビットライン群〔BLM、▲▼〕、
〔▲、BLD〕は相互に等間隔で平行に配列され、
また、ダミービットラインDBLとビットラインBLU1〜BLU
K及び▲▼〜▲▼の各ビットライン群
も相互に等間隔を持って平行に配列されており、隣接ビ
ットラインとの容量カップリングを抑制できるように一
定のプリチャージ電圧が印加される。このプリチャージ
電圧は、各ビットラインのセンスアンプと反対側の端に
設けられたプリチャージ手段（図示されていない）によ
る所定電圧でのプリチャージで加えられる。
そして、ワードライン……W1N、W21〜W2N、W31〜W3N、W
41……とビットラインとの交叉点には図示のようにメモ
リセルが接続されている。即ち、１つのワードラインが
選択されると、センスアンプ40U、40M、40Dの中の１つ
のセンスアンプと接続されたビットラインの全てがメモ
リセルからデータをアクセスするように、メモリセルが
配列されている。
例えば、全てのビットラインがプリチャージされた後、
ワードラインW32が選択されると仮定した場合、メモリ
セルM321〜M32Kに貯蔵された電荷がビットライン▲
▼〜▲▼に伝達される。その後、制御信号
φＬによってMOSトランジスタ54がON状態となり、セン
スアンプ40Mがセンシング動作をする。この時、センス
アンプ40Mと隣接したセンスアンプ40U、40Dは、制御信
号φＬの反転信号▲▼によって活性化されない。し
たがって、ビットライン対BLM1／▲▼〜BLMK／
▲▼と隣接したビットライン▲▼〜▲
▼及びBLD1〜BLDKは、待機状態、即ちプリチャ
ージ電圧で一定している。それにより、センジング動作
時のカップリングキャパシタンスによるデータ読出し誤
動作が減少される。
〈発明の効果〉 この発明に係る半導体メモリ装置は、以上説明してきた
如き内容のものであって、センスアンプのセンシング動
作により各々のセンスアンプに接続されたビットライン
対の中のある１つのビットラインがレベルダウン又はレ
ベルアップ動作を遂行する時、隣接したビットラインを
待機状態とすることにより隣接ビットラインとカップリ
ングが減少して安定したセンシング動作をすることがで
きるという利点がある。
【図面の簡単な説明】
第１図は本発明による折りたたみビットラインを持つDR
AMの回路図、 第２図は本発明によるオープンビットラインを持つDRAM
の回路図、そして第３図は従来のDRAMの回路図である。 10U……上部センスアンプ（第１センスアンプ） 10D……下部センスアンプ（第２センスアンプ） 12〜15……MOSトランジスタ 30U、30D……プリチャージ手段 WL1〜WL4N……ワードライン M11〜M4NK……メモリセル 40M……センスアンプ（第１センスアンプ） 40U……センスアンプ（第２センスアンプ） 40D……センスアンプ（第２センスアンプ）

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】折りたたみビットライン構造を有し、デー
    タ読出し前に全ビットラインをプリチャージするように
    なった半導体メモリ装置において、 ビットラインを１本おきに対として対応する第１センス
    アンプに接続すると共に、残りのビットラインを一対ず
    つ対応する第２センスアンプに接続し、且つ第１センス
    アンプのビットラインに係るメモリセルが接続されたワ
    ードライン以外のワードラインに第２センスアンプのビ
    ットラインに係るメモリセルを接続し、そして、制御信
    号に従って第１センスアンプ群を活性化させる第１制御
    手段と、前記制御信号の反転信号に従って第１センスア
    ンプ群の非活性化時に第２センスアンプ群を活性化させ
    る第２制御手段とを用いて、ワードラインにより選択さ
    れたメモリセルの記憶データに従って該当ビットライン
    の電位状態が変化する際に、そのビットラインと隣り合
    ったビットラインが全てプリチャージレベルに維持され
    るようにしたことを特徴とする半導体メモリ装置。
  2. 【請求項２】オープンビットライン構造を有し、データ
    読出し前に全ビットラインをプリチャージするようにな
    った半導体メモリ装置において、 奇数番目のビットライン対を接続する第１センスアンプ
    群と偶数番目のビットライン対を接続する第２センスア
    ンプ群とを列方向に交互に配置すると共に、第１センス
    アンプ群のビットライン対に係るメモリセルが接続され
    たワードライン以外のワードラインに第２センスアンプ
    群のビットライン対に係るメモリセルを接続し、そし
    て、制御信号に従って第１センスアンプ群を活性化させ
    る第１制御手段と、前記制御信号の反転信号に従って第
    １センスアンプ群の非活性化時に第２センスアンプ群を
    活性化させる第２制御手段とを用いて、ワードラインに
    より選択されたメモリセルの読出データに従って該当ビ
    ットライン対の電位状態が変化する際に、そのビットラ
    イン対と隣り合ったビットライン対を全てプリチャージ
    レベルに維持するようにしたことを特徴とする半導体メ
    モリ装置。
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