JPH0753436Y2 - Ｄｃモータの速度制御サーボドライバ - Google Patents
Ｄｃモータの速度制御サーボドライバInfo
- Publication number
- JPH0753436Y2 JPH0753436Y2 JP1988130415U JP13041588U JPH0753436Y2 JP H0753436 Y2 JPH0753436 Y2 JP H0753436Y2 JP 1988130415 U JP1988130415 U JP 1988130415U JP 13041588 U JP13041588 U JP 13041588U JP H0753436 Y2 JPH0753436 Y2 JP H0753436Y2
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- 238000006243 chemical reaction Methods 0.000 claims description 12
- 230000000630 rising effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 238000001514 detection method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- Control Of Direct Current Motors (AREA)
Description
【考案の詳細な説明】 A.産業上の利用分野 本考案は、DCモータの速度制御サーボドライバに関す
る。
る。
B.考案の概要 本考案は、DCモータの速度制御サーボドライバにあっ
て、従来PWMパルスにノイズが載る場合誤動作が生じる
という問題を除くため、PWM同期信号パルスより短いノ
イズパルスを無視してPWMパルスをパラレルデータに変
換することにより、安定したPI演算を可能としたもので
ある。
て、従来PWMパルスにノイズが載る場合誤動作が生じる
という問題を除くため、PWM同期信号パルスより短いノ
イズパルスを無視してPWMパルスをパラレルデータに変
換することにより、安定したPI演算を可能としたもので
ある。
C.従来の技術 本考案者は、先にDCモータを駆動する電流制御サーボド
ライバとして、特開昭63-213487号を提案し、ディジタ
ル的に電流を制御するサーボドライバを提案した。
ライバとして、特開昭63-213487号を提案し、ディジタ
ル的に電流を制御するサーボドライバを提案した。
ところが、このサーボドライバはPWMパルス発生用上位
コントローラが必要であるため、更に改良したサーボド
ライバとして速度フィードバックループと電流フィード
バックループを有するサーボドライバを提案している。
すなわち、第３図において、10はサーボコントローラで
あり、このサーボコントローラ10内は速度コントロー
ラ、電流コントローラ、及びPWM変換器とから構成され
ている。このサーボコントローラ10の出力は、４相のPW
M信号となって現われFETブリッジ11に接続されFETのゲ
ートに入力される。12はこのFETブリッジ11により駆動
されるDCモータである。DCモータ12からサーボコントロ
ーラ10の速度コントローラへの速度フィードバックルー
プには、モータ速度検出のための速度検出器13、及びこ
の検出出力をPWM変換するPWM変換器14が備えられる。ま
た、FETブリッジ11出力端からサーボコントローラ10の
電流コントローラへの電流フィードバックループには電
流検出器15及びこの検出出力をPWM変換するPWM変換器16
が備えられる。この場合、PWM変換器14,16は速度フィー
ドバックパルスωf，電流フィードバックパルスIfをサ
ーボコントローラ10に出力する。また、▲＊ ω▼は速度
指令PWMパルスを示す。
コントローラが必要であるため、更に改良したサーボド
ライバとして速度フィードバックループと電流フィード
バックループを有するサーボドライバを提案している。
すなわち、第３図において、10はサーボコントローラで
あり、このサーボコントローラ10内は速度コントロー
ラ、電流コントローラ、及びPWM変換器とから構成され
ている。このサーボコントローラ10の出力は、４相のPW
M信号となって現われFETブリッジ11に接続されFETのゲ
ートに入力される。12はこのFETブリッジ11により駆動
されるDCモータである。DCモータ12からサーボコントロ
ーラ10の速度コントローラへの速度フィードバックルー
プには、モータ速度検出のための速度検出器13、及びこ
の検出出力をPWM変換するPWM変換器14が備えられる。ま
た、FETブリッジ11出力端からサーボコントローラ10の
電流コントローラへの電流フィードバックループには電
流検出器15及びこの検出出力をPWM変換するPWM変換器16
が備えられる。この場合、PWM変換器14,16は速度フィー
ドバックパルスωf，電流フィードバックパルスIfをサ
ーボコントローラ10に出力する。また、▲＊ ω▼は速度
指令PWMパルスを示す。
第３図に示すサーボコントローラ10は、第４図に示すよ
うに速度コントローラ100、電流コントローラ110、及び
PWM変換器120からなる。そして、第４図の更に詳細な説
明は、第５図に示す。第５図において、速度コントロー
ラ100内はPWMパルスをパラレルデータに変換する変換部
100A、PI制御演算部100B、及び演算パルス発生部100Cよ
りなる。このうちパラレルデータ変換部100Aは、PWM速
度指令パルス▲＊ ω▼を入力して、この▲＊ ω▼の立上
りから内部のカウンタを動作させパルス▲＊ ω▼が立下
るとカウンタを停止し、演算パルス発生部100Cから得ら
れるパルス▲Ｐ＊ ω▼により上記カウンタ出力をレジス
タにセットすることでパラレルデータ▲＊ ω▼Pに変換
できる機能を有し、更に、PWMの速度フィードバック信
号ωfもHighの間だけカウンタを動作させ、演算パルス
発生部100Cから得られるパルスＰω fにてレジスタにセ
ットしてパラレルデータωfPを得る機能を有する。
うに速度コントローラ100、電流コントローラ110、及び
PWM変換器120からなる。そして、第４図の更に詳細な説
明は、第５図に示す。第５図において、速度コントロー
ラ100内はPWMパルスをパラレルデータに変換する変換部
100A、PI制御演算部100B、及び演算パルス発生部100Cよ
りなる。このうちパラレルデータ変換部100Aは、PWM速
度指令パルス▲＊ ω▼を入力して、この▲＊ ω▼の立上
りから内部のカウンタを動作させパルス▲＊ ω▼が立下
るとカウンタを停止し、演算パルス発生部100Cから得ら
れるパルス▲Ｐ＊ ω▼により上記カウンタ出力をレジス
タにセットすることでパラレルデータ▲＊ ω▼Pに変換
できる機能を有し、更に、PWMの速度フィードバック信
号ωfもHighの間だけカウンタを動作させ、演算パルス
発生部100Cから得られるパルスＰω fにてレジスタにセ
ットしてパラレルデータωfPを得る機能を有する。
PI制御演算器100Bでは、前述のパラレルデータωfP，▲
＊ ω▼Pを入力することにより、演算パルス発生部100C
からの演算パルスP1 ω〜P6 ωを用いてPI演算を行なうこ
とができる。
＊ ω▼Pを入力することにより、演算パルス発生部100C
からの演算パルスP1 ω〜P6 ωを用いてPI演算を行なうこ
とができる。
速度コントローラ100の出力は電流コントローラ110へ入
力されるのであるが、この電流コントローラでは速度コ
ントローラ100と同様、パラレルデータ変換部110D、PI
制御演算部110E、演算パルス発生部110Fが備えられる。
そして、パラレルデータ変換部110Dでは、電流フィード
バックPWMパルスIfをパラレルデータIfPに変換し、PI制
御演算部110EにてこのデータIfPと先に得られた電流指
令▲* I▼を用いてゲート信号を得ている。そして、この
ゲート信号は、FETやトランジスタのブリッジに加えら
れ、DCモータを駆動している。
力されるのであるが、この電流コントローラでは速度コ
ントローラ100と同様、パラレルデータ変換部110D、PI
制御演算部110E、演算パルス発生部110Fが備えられる。
そして、パラレルデータ変換部110Dでは、電流フィード
バックPWMパルスIfをパラレルデータIfPに変換し、PI制
御演算部110EにてこのデータIfPと先に得られた電流指
令▲* I▼を用いてゲート信号を得ている。そして、この
ゲート信号は、FETやトランジスタのブリッジに加えら
れ、DCモータを駆動している。
第６図は第５図に示すパラレルデータ変換部100A,及び1
10Dを主に示す回路である。この第６図において、Φは
クロックであり、1/Lの分周器101、DFF102,103,104、バ
イナリカウンタ105、ラッチ回路106等より構成される。
すなわち、分周器101ではクロックΦを1/Lに分周して
出力としてＡ＝Φ/L（Hz）を出力する（第７図Ａ参
照）。この分周器101の出力ＡをクロックとしてDFF102
ではPWMパルスをデータとして取り込み出力にＢ（第
７図参照）を得る。このＢ出力はPWMパルスの立上りか
らTCL＝L/Φ（sec）後HighからLowに変化する。したが
って、Ｂ出力とPWMパルスとをNANDゲート107に入力した
ときの出力PCLは、第７図PCLの如くTCL間だけLow信号と
なり、このTCL間のPCL信号にてカウンタがリセットされ
る。一方、バイナリカウンタ105のCK端子にはクロック
Φ及びPWMパルスのANDがとられて入力される。したがっ
て、カウンタ105の出力値は、PCL出力によるリセット後
PCL出力のHighによりPWMパルスのHighにてクロックΦを
カウントして増加する（第７図参照）。カウンタ105の
停止はPWMパルスによるLowへの変化にて行なわれ、その
時のカウント値を保持する。よって、カウンタ105の出
力値はPWMパルス幅からTCLを引いた残りの時間をクロッ
クΦの周期で割った数に等しい。
10Dを主に示す回路である。この第６図において、Φは
クロックであり、1/Lの分周器101、DFF102,103,104、バ
イナリカウンタ105、ラッチ回路106等より構成される。
すなわち、分周器101ではクロックΦを1/Lに分周して
出力としてＡ＝Φ/L（Hz）を出力する（第７図Ａ参
照）。この分周器101の出力ＡをクロックとしてDFF102
ではPWMパルスをデータとして取り込み出力にＢ（第
７図参照）を得る。このＢ出力はPWMパルスの立上りか
らTCL＝L/Φ（sec）後HighからLowに変化する。したが
って、Ｂ出力とPWMパルスとをNANDゲート107に入力した
ときの出力PCLは、第７図PCLの如くTCL間だけLow信号と
なり、このTCL間のPCL信号にてカウンタがリセットされ
る。一方、バイナリカウンタ105のCK端子にはクロック
Φ及びPWMパルスのANDがとられて入力される。したがっ
て、カウンタ105の出力値は、PCL出力によるリセット後
PCL出力のHighによりPWMパルスのHighにてクロックΦを
カウントして増加する（第７図参照）。カウンタ105の
停止はPWMパルスによるLowへの変化にて行なわれ、その
時のカウント値を保持する。よって、カウンタ105の出
力値はPWMパルス幅からTCLを引いた残りの時間をクロッ
クΦの周期で割った数に等しい。
また、DFF103,104ではPWMパルスの立下りを検出してAND
ゲートとにより１クロックのゲートパルスPGを出力する
もので、PI演算のタイミング信号のきっかけを作るもの
である。同時にゲートパルスPGはカウンタ105の出力値
がラッチ106に取込まれてホールドされ、このホールド
されたパラレルのディジタルデータを用いてディジタル
PI演算を行なうことになる。ここで、第７図の波形上PW
Mパルス幅からTCLを引いたのは、PWMパルス中立上りか
らTCLの時間はパルスを信号入力用の同期信号に用いて
いるためで、例えば最小データを表わす、PWMパルスの
場合第７図の点線で終る波形となる。
ゲートとにより１クロックのゲートパルスPGを出力する
もので、PI演算のタイミング信号のきっかけを作るもの
である。同時にゲートパルスPGはカウンタ105の出力値
がラッチ106に取込まれてホールドされ、このホールド
されたパラレルのディジタルデータを用いてディジタル
PI演算を行なうことになる。ここで、第７図の波形上PW
Mパルス幅からTCLを引いたのは、PWMパルス中立上りか
らTCLの時間はパルスを信号入力用の同期信号に用いて
いるためで、例えば最小データを表わす、PWMパルスの
場合第７図の点線で終る波形となる。
こうして、第５図に示すディジタル変換回路100A,110D
は、上述のように、PWMパルスが立上ってから、同期信
号幅つまりTCLの間だけカウンタをクリアし、その後に
ディジタルデータのカウンタ動作を行ない、PWMパルス
が立下ってからはその値をホールドしておき、次のPWM
パルスのTCLの間にまたカウンタをクリアするという動
作をくり返すもので、PWMパルス内に同期信号を含んで
いるために、他に同期信号を必要としないという利点を
もっている。
は、上述のように、PWMパルスが立上ってから、同期信
号幅つまりTCLの間だけカウンタをクリアし、その後に
ディジタルデータのカウンタ動作を行ない、PWMパルス
が立下ってからはその値をホールドしておき、次のPWM
パルスのTCLの間にまたカウンタをクリアするという動
作をくり返すもので、PWMパルス内に同期信号を含んで
いるために、他に同期信号を必要としないという利点を
もっている。
ところで、第６図の入力信号であるPWMパルスの発生方
法は、第８図（ａ）（ｂ）（ｃ）のように、三角波V
rと、被変換電圧V1とをコンパレータＣに入力すること
によりPWMパルスが得られ、VIMINのときのPWMパルス幅
は最小でその幅は、前記同期信号幅TCLと一致する。ま
た、VIMAXは、三角波ピックより小さくなっており、得
られるPWMパルスは必ずLowの状態をもつことになり、幅
TCLの前記同期信号を利用することができる。
法は、第８図（ａ）（ｂ）（ｃ）のように、三角波V
rと、被変換電圧V1とをコンパレータＣに入力すること
によりPWMパルスが得られ、VIMINのときのPWMパルス幅
は最小でその幅は、前記同期信号幅TCLと一致する。ま
た、VIMAXは、三角波ピックより小さくなっており、得
られるPWMパルスは必ずLowの状態をもつことになり、幅
TCLの前記同期信号を利用することができる。
D.考案が解決しようとする課題 しかし、被変換電圧V1が三角波Vrと交叉する点でV1にノ
イズが重畳すると、第９図のように、PWMパルスはt1で
Ｈ→Ｌ、t2でＬ→Ｈ、t3でＨ→Ｌと、ノイズパルスをも
つことになり、これを、第５図のパラレル変換回路に入
力すると、第10図のようにt2で発生するPWMパルスのノ
イズのために、カウンタクリア信号PCLはLowになり、カ
ウンタをクリアしてしまい、PWMノイズの立下りにてラ
ッチのゲート信号PGがt3の後に生じたときには、カウン
タ出力値はクリアされており、t1での値が変わってしま
う。
イズが重畳すると、第９図のように、PWMパルスはt1で
Ｈ→Ｌ、t2でＬ→Ｈ、t3でＨ→Ｌと、ノイズパルスをも
つことになり、これを、第５図のパラレル変換回路に入
力すると、第10図のようにt2で発生するPWMパルスのノ
イズのために、カウンタクリア信号PCLはLowになり、カ
ウンタをクリアしてしまい、PWMノイズの立下りにてラ
ッチのゲート信号PGがt3の後に生じたときには、カウン
タ出力値はクリアされており、t1での値が変わってしま
う。
しかも、このディジタルサーボドライバは、前述したよ
うに、速度PI演算，電流PI演算とも、それぞれ速度フィ
ードバックPWM信号、電流フィードバックPWM信号がHigh
→Lowと変化してから行なわれるので、上述のように、
ノイズパルスが重畳した場合にも、フィードバックPWM
パルスがHigh→Lowと変化した時刻つまり第10図におい
ては、t1の後に１度PI演算が行なわれ、さらにt3の後に
もPI演算が行なわれてしまう。後者のPI演算はノイズに
よるもので、第６図のカウンタ及びラッチ出力データが
正しい値から急変するのでその演算結果も急変し、サー
ボ系を組んだときに、発振現象を生じさせたりする。
うに、速度PI演算，電流PI演算とも、それぞれ速度フィ
ードバックPWM信号、電流フィードバックPWM信号がHigh
→Lowと変化してから行なわれるので、上述のように、
ノイズパルスが重畳した場合にも、フィードバックPWM
パルスがHigh→Lowと変化した時刻つまり第10図におい
ては、t1の後に１度PI演算が行なわれ、さらにt3の後に
もPI演算が行なわれてしまう。後者のPI演算はノイズに
よるもので、第６図のカウンタ及びラッチ出力データが
正しい値から急変するのでその演算結果も急変し、サー
ボ系を組んだときに、発振現象を生じさせたりする。
また、速度指令PWMパルスが上位コントローラから受信
する従来の場合にあっても、その伝送途中において、ノ
イズが重畳した場合には、上記と同様に、ノイズによっ
て、カウンタ値出力と、ラッチ出力が急変してしまい、
サーボ演算からみると、指令値の急変という現象を招
き、予想し得ない動作を引起す危険が考えられる。
する従来の場合にあっても、その伝送途中において、ノ
イズが重畳した場合には、上記と同様に、ノイズによっ
て、カウンタ値出力と、ラッチ出力が急変してしまい、
サーボ演算からみると、指令値の急変という現象を招
き、予想し得ない動作を引起す危険が考えられる。
本考案は、PWMパルスに重畳するノイズにて誤動作を生
じないサーボドライバを提供する。
じないサーボドライバを提供する。
E.課題を解決するための手段 上述の目的を達成する本考案は、PWMパルス同期信号幅T
CLより短いノイズパルスが重畳した場合、パラレルデー
タ変換回路のカウンタ出力値をラッチへセットすること
を無視し、しかもノイズパルスのHighからLowへの変化
にて演算タイミング信号の発生を止めるようにしたもの
である。
CLより短いノイズパルスが重畳した場合、パラレルデー
タ変換回路のカウンタ出力値をラッチへセットすること
を無視し、しかもノイズパルスのHighからLowへの変化
にて演算タイミング信号の発生を止めるようにしたもの
である。
F.作用 フィードバックPWMパルスにノイズが重畳してもTCLより
長い正しいフィードバックPWM信号がＨからＬに変化し
た後、パラレルデータ変換回路のカウンタ出力値をラッ
チにセットし、その値を用いてPI演算を行なうことがで
きる。
長い正しいフィードバックPWM信号がＨからＬに変化し
た後、パラレルデータ変換回路のカウンタ出力値をラッ
チにセットし、その値を用いてPI演算を行なうことがで
きる。
G.実施例 ここで、第１図及び第２図を参照して本考案の実施例を
説明する。なお、第１図にて第６図と同一部分には同符
号を付す。第１図において、101は1/L分周器、102,103,
104はDFF、105はバイナリカウンタ、106はラッチ回路、
であり、更に、108はDFF、109はANDゲートである。ここ
で、DFF102では、出力が分周器101の出力と共にAND
ゲートを介してCK端子に入力されている。また、クリア
端子CLRはNORゲートを介してDFF102のリセット端子に入
力されている。このNORゲートの入力はクリア端子及びD
FF104の出力及びDFF108のＱ出力を二入力とするANDゲ
ートの出力端子に接続されている。更に、DFF102のＱ出
力とDFFの104のＱ出力のANDゲートの出力とは、ANDゲー
ト109の入力に接続され、ANDゲート109の出力がラッチ
のＧ端子及びPI演算タイミング信号発生器100A（110D）
に接続される。
説明する。なお、第１図にて第６図と同一部分には同符
号を付す。第１図において、101は1/L分周器、102,103,
104はDFF、105はバイナリカウンタ、106はラッチ回路、
であり、更に、108はDFF、109はANDゲートである。ここ
で、DFF102では、出力が分周器101の出力と共にAND
ゲートを介してCK端子に入力されている。また、クリア
端子CLRはNORゲートを介してDFF102のリセット端子に入
力されている。このNORゲートの入力はクリア端子及びD
FF104の出力及びDFF108のＱ出力を二入力とするANDゲ
ートの出力端子に接続されている。更に、DFF102のＱ出
力とDFFの104のＱ出力のANDゲートの出力とは、ANDゲー
ト109の入力に接続され、ANDゲート109の出力がラッチ
のＧ端子及びPI演算タイミング信号発生器100A（110D）
に接続される。
かかる回路において、第２図に示すようにクリア信号CL
Kを最初にＨからＬとすると、DFF102にてカウンタ105の
クリア信号PCLがLowにセットされる。この後PWMパルス
がHighに変化すると分周器101のＡ信号がDFF102のCK端
子にクロックとして入力され、PWMパルスがDFF102のＱ
端子に表われる。この時点までの時間TCLがPWMパルス同
期信号パルス幅となる。そして、このTCL後カウンタ105
がクロックΦの計数を開始し出力が増大する。その後PW
MパルスがLowに変化するとカウンタ出力が停止する。PW
MパルスのLow変化によってPCLが立下り、しかもDFF103,
104にてクロックΦの１個分のパルスがPG信号として生
じ、ANDゲート109からはこのクロック１個分のパルスが
PG1信号として出力される。このPG1信号にてカウンタ値
はラッチ106にホールドされると共にPI演算タイミング
信号発生器100A（110D）が働く。
Kを最初にＨからＬとすると、DFF102にてカウンタ105の
クリア信号PCLがLowにセットされる。この後PWMパルス
がHighに変化すると分周器101のＡ信号がDFF102のCK端
子にクロックとして入力され、PWMパルスがDFF102のＱ
端子に表われる。この時点までの時間TCLがPWMパルス同
期信号パルス幅となる。そして、このTCL後カウンタ105
がクロックΦの計数を開始し出力が増大する。その後PW
MパルスがLowに変化するとカウンタ出力が停止する。PW
MパルスのLow変化によってPCLが立下り、しかもDFF103,
104にてクロックΦの１個分のパルスがPG信号として生
じ、ANDゲート109からはこのクロック１個分のパルスが
PG1信号として出力される。このPG1信号にてカウンタ値
はラッチ106にホールドされると共にPI演算タイミング
信号発生器100A（110D）が働く。
PG1信号直後のクロックΦ１個分のパルスによりNORゲー
トの入力としてPGCL信号が発生し、この信号にてカウン
タクリアPCLがLowとなりカウンタがクリアされる。
トの入力としてPGCL信号が発生し、この信号にてカウン
タクリアPCLがLowとなりカウンタがクリアされる。
この状態で例えば時刻t2にてPWMパルスノイズが生じた
場合、DFF103,104のE,F出力にこのノイズが生じ、DFF10
8のＧ出力にもノイズが生じ、PG出力PGCL出力にクロッ
クΦの１個分のパルスが生じるが、PCL出力にはノイズ
が生ぜず、この結果ANDゲート109の出力は生ぜず、ラッ
チ106のゲート信号はLowのままで正しいデータをホール
ドし続けることができ、またタイミング信号発生器のト
リガも生じないので、PI演算の誤動作を防止できる。
場合、DFF103,104のE,F出力にこのノイズが生じ、DFF10
8のＧ出力にもノイズが生じ、PG出力PGCL出力にクロッ
クΦの１個分のパルスが生じるが、PCL出力にはノイズ
が生ぜず、この結果ANDゲート109の出力は生ぜず、ラッ
チ106のゲート信号はLowのままで正しいデータをホール
ドし続けることができ、またタイミング信号発生器のト
リガも生じないので、PI演算の誤動作を防止できる。
H.考案の効果 （１）フィードバックPWMパルスにPWM同期信号パルス幅
（TCL）以下のノイズパルスが重畳しても、安定なディ
ジタル速度PI演算、ディジタル電流PI演算を可能とす
る。
（TCL）以下のノイズパルスが重畳しても、安定なディ
ジタル速度PI演算、ディジタル電流PI演算を可能とす
る。
（２）速度指令PWMパルスにPWM同期信号パルス幅
（TCL）以下のノイズパルスが重畳しても、ノイズを無
視して速度指令PWMパルスを正確にパラレルデータに変
換できるので、安定なPI演算が可能となる。
（TCL）以下のノイズパルスが重畳しても、ノイズを無
視して速度指令PWMパルスを正確にパラレルデータに変
換できるので、安定なPI演算が可能となる。
【図面の簡単な説明】 第１図は本考案の一実施例の回路図、第２図は第１図の
各部波形図、第３図はサーボドライバの構成図、第４図
はサーボコントローラの内部構成図、第５図は第４図の
詳細図、第６図は第５図に示すパラレルデータ変換部を
主に示す回路図、第７図は第６図の各部波形図、第８図
（ａ）（ｂ）（ｃ）はPWMパルス発生の説明図、第９図
はノイズの説明図、第10図はノイズ重畳の場合の波形図
である。 図中、 101は分周器、102,103,104,108はDFF、105はバイナリカ
ウンタ、106はラッチ、109はANDゲートである。
各部波形図、第３図はサーボドライバの構成図、第４図
はサーボコントローラの内部構成図、第５図は第４図の
詳細図、第６図は第５図に示すパラレルデータ変換部を
主に示す回路図、第７図は第６図の各部波形図、第８図
（ａ）（ｂ）（ｃ）はPWMパルス発生の説明図、第９図
はノイズの説明図、第10図はノイズ重畳の場合の波形図
である。 図中、 101は分周器、102,103,104,108はDFF、105はバイナリカ
ウンタ、106はラッチ、109はANDゲートである。
Claims (1)
- 【請求項１】サーボコントローラの出力に基づきDCモー
タを制御する系にあって、 上記DCモータの速度を検出してPWMパルス信号に変換す
る速度フィードバックループと上記DCモータの電流を検
出してPWMパルス信号に変換する電流フードバックルー
プとを上記サーボコントローラに対して有し、 上記サーボコントローラでは、 PWM速度指令パルス及び上記速度フィードバックループ
のPWMパルス信号とをそれぞれカウンタの計数による出
力値とその出力値をホールドするラッチ回路にてパラレ
ルデータに変換するデータ変換部と、この双方のパラレ
ルデータを入力してPI演算を行ない電流指令を出力する
PI制御演算部と、を有する速度コントローラと、 上記電流フィードバックループのPWMパルス信号をカウ
ンタの計数による出力値とその出力値をホールドするラ
ッチ回路にてパラレルデータに変換するデータ変換部
と、このパラレルデータと上記速度コントローラのPI制
御演算部からの電流指令を入力してPI演算を行ない上記
DCモータ駆動用ゲート信号を得るPI制御演算部と、を有
する電流コントローラと、を有する、 サーボドライバにおいて、 上記サーボコントローラ内のPWMパルスを受けてパラレ
ルデータに変換するデータ変換部にあって、上記PWMパ
ルスの立上りとクロックを分周して得た同期信号区間T
CLにて立上り上記PWMパルスの立下りにて立下る上記カ
ウンタへのカウント信号PCLと上記PWMパルスの立下りと
のアンドを採り、得られるPG信号にて上記パラレルデー
タのラッチやPI演算の開始を行なうことを特徴とするDC
モータの速度制御サーボドライバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988130415U JPH0753436Y2 (ja) | 1988-10-06 | 1988-10-06 | Ｄｃモータの速度制御サーボドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988130415U JPH0753436Y2 (ja) | 1988-10-06 | 1988-10-06 | Ｄｃモータの速度制御サーボドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0253290U JPH0253290U (ja) | 1990-04-17 |
| JPH0753436Y2 true JPH0753436Y2 (ja) | 1995-12-06 |
Family
ID=31385562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988130415U Expired - Lifetime JPH0753436Y2 (ja) | 1988-10-06 | 1988-10-06 | Ｄｃモータの速度制御サーボドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0753436Y2 (ja) |
-
1988
- 1988-10-06 JP JP1988130415U patent/JPH0753436Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0253290U (ja) | 1990-04-17 |
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