JPH0756891B2 - 半導体集積回路セルのパターンレイアウト - Google Patents
半導体集積回路セルのパターンレイアウトInfo
- Publication number
- JPH0756891B2 JPH0756891B2 JP6600488A JP6600488A JPH0756891B2 JP H0756891 B2 JPH0756891 B2 JP H0756891B2 JP 6600488 A JP6600488 A JP 6600488A JP 6600488 A JP6600488 A JP 6600488A JP H0756891 B2 JPH0756891 B2 JP H0756891B2
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- cell
- pattern layout
- semiconductor integrated
- integrated circuit
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、半導体集積回路セルのパターンレイアウトに
関する。
関する。
〈従来の技術〉 従来の半導体集積回路には、たとえば、第５図および第
６図に示すように、各セル単位L1、L2、…でラッチ回路
を構成し、これらの各セルL1、L2、…を順次パターン配
列してラッチ回路を縦列接続してなる分周回路やシリア
ルインターフェイス等を構成したものがある。しかも、
各セルL1、L2、…に対しては、２種のクロックパルス
φ、が該セルを構成するトランスミッションゲートＴ
やクロックドインバータＩ等の回路素子に対してセル単
位で入れ代わって入力されるようになっている。
６図に示すように、各セル単位L1、L2、…でラッチ回路
を構成し、これらの各セルL1、L2、…を順次パターン配
列してラッチ回路を縦列接続してなる分周回路やシリア
ルインターフェイス等を構成したものがある。しかも、
各セルL1、L2、…に対しては、２種のクロックパルス
φ、が該セルを構成するトランスミッションゲートＴ
やクロックドインバータＩ等の回路素子に対してセル単
位で入れ代わって入力されるようになっている。
このような半導体集積回路では、従来、クロックバルス
φ、を入力するための配線パターンPa、Pbが各セルを
直線状に横断するように形成されている。そして各配線
パターンPa、Pb上に設けたコンタクトＣを介して各回路
素子Ｔ、Ｉ、…が接続される。
φ、を入力するための配線パターンPa、Pbが各セルを
直線状に横断するように形成されている。そして各配線
パターンPa、Pb上に設けたコンタクトＣを介して各回路
素子Ｔ、Ｉ、…が接続される。
〈発明が解決しようとする課題〉 ところが、このような配線パターンにすると、セル単位
L1、L2…でパターンレイアウトが異なってくる。たとえ
ば、第６図において、左側のセルL1と右側のセルL2とで
は、各トランスミッションゲートＴやクロックドインバ
ータＩ等の回路素子にクロックパルスφ，を加えるた
めの配線パターンPa、Pbが相違する。
L1、L2…でパターンレイアウトが異なってくる。たとえ
ば、第６図において、左側のセルL1と右側のセルL2とで
は、各トランスミッションゲートＴやクロックドインバ
ータＩ等の回路素子にクロックパルスφ，を加えるた
めの配線パターンPa、Pbが相違する。
そのため、ラッチ回路を縦列接続してシリアルインター
フェイス等を構成するような場合には、セルL1、L2、…
単位で交互に異なるパターンレイアウト図を作成、準備
せねばならず、セル作成枚数の増加をもたらす等の不具
合があった。
フェイス等を構成するような場合には、セルL1、L2、…
単位で交互に異なるパターンレイアウト図を作成、準備
せねばならず、セル作成枚数の増加をもたらす等の不具
合があった。
本発明は、このような事情に鑑みてなされたものであっ
て、同一のパターンレイアウトをもつセルを単純に順次
配置するだけで、一つの機能を果たす半導体集積回路が
構成できるようにすることを目的とする。
て、同一のパターンレイアウトをもつセルを単純に順次
配置するだけで、一つの機能を果たす半導体集積回路が
構成できるようにすることを目的とする。
〈課題を解決するための手段〉 本発明は、上記の目的を達成するために、縦列配列され
る各半導体集積回路セルに対して２種の制御信号が該セ
ルを構成する各回路素子に対してセル単位で入れ代わっ
て入力される半導体集積回路セルのパターンレイアウト
において、 前記セルの一辺に、前記制御信号が印加される一対の配
線パターンの入力端が互いに並列配置される一方、その
他辺には前記配線パターンの各出力端が前記入力端とは
逆の配列順序になるように並列配置されていることを特
徴としている。
る各半導体集積回路セルに対して２種の制御信号が該セ
ルを構成する各回路素子に対してセル単位で入れ代わっ
て入力される半導体集積回路セルのパターンレイアウト
において、 前記セルの一辺に、前記制御信号が印加される一対の配
線パターンの入力端が互いに並列配置される一方、その
他辺には前記配線パターンの各出力端が前記入力端とは
逆の配列順序になるように並列配置されていることを特
徴としている。
〈作用〉 このように、本発明では、一対の制御信号の配線パター
ンを各セル単位内で一度クロスして出力端と入力端の位
置が逆になるように配置したので、２種の制御信号が各
セルを構成する回路素子Ｔ、Ｉに対してセル単位ごとに
入れ代わったかたちで入力されるため、各セル単位で全
く同一のパターンレイアウトとすることができる。
ンを各セル単位内で一度クロスして出力端と入力端の位
置が逆になるように配置したので、２種の制御信号が各
セルを構成する回路素子Ｔ、Ｉに対してセル単位ごとに
入れ代わったかたちで入力されるため、各セル単位で全
く同一のパターンレイアウトとすることができる。
〈実施例〉 第１図は本発明の半導体集積回路セルのパターンレイア
ウト図であり、説明の簡略化のために、特に、クロック
パルスが入力される配線パターンのみを抽出して示した
ものである。第２図は、第１図に対応する回路構成図で
ある。
ウト図であり、説明の簡略化のために、特に、クロック
パルスが入力される配線パターンのみを抽出して示した
ものである。第２図は、第１図に対応する回路構成図で
ある。
この実施例の半導体集積回路は、セル1i、1i+1、…単位
でそれぞれラッチ回路が構成されており、これらの各セ
ル1i、1i+1、…を順次パターン配列してラッチ回路を縦
列接続してなる順序回路が構成される。
でそれぞれラッチ回路が構成されており、これらの各セ
ル1i、1i+1、…を順次パターン配列してラッチ回路を縦
列接続してなる順序回路が構成される。
しかも、クロックパルスφ，を入力するための配線な
らびにこのクロックパルスφ，が加えられるトランス
ミッションゲートＴやクロックドインバータＩ等の回路
素子のパターンレイアウトは各セル1i、1i+1、…で全て
同一である。たとえば、一つのセル１に着目した場合、
その一辺2aにはクロックパルスφ，が加えられる配線
パターン4a、4bの入力端6a、6bが互いに並列配置される
一方、その他辺2bには配線パターン4a、4bの出力端8a、
8bが入力端6a、6bと配列順序が逆になるように並列配置
されている。すなわち、一対の配線パターン4a,4bが各
セル1i、1i+1、…内で一度クロスしており、このため入
力端6a、6bと出力端8a、8bの位置が逆になっている（第
２図参照）。したがって、パターンレイアウトは同じで
も、縦列配列される各セル1i、1i+1、…に対して２種の
クロックパルスφ，が各セルを構成する回路素子Ｔ、
Ｉに対してセル単位ごとに入れ代わったかたちで入力さ
れる。
らびにこのクロックパルスφ，が加えられるトランス
ミッションゲートＴやクロックドインバータＩ等の回路
素子のパターンレイアウトは各セル1i、1i+1、…で全て
同一である。たとえば、一つのセル１に着目した場合、
その一辺2aにはクロックパルスφ，が加えられる配線
パターン4a、4bの入力端6a、6bが互いに並列配置される
一方、その他辺2bには配線パターン4a、4bの出力端8a、
8bが入力端6a、6bと配列順序が逆になるように並列配置
されている。すなわち、一対の配線パターン4a,4bが各
セル1i、1i+1、…内で一度クロスしており、このため入
力端6a、6bと出力端8a、8bの位置が逆になっている（第
２図参照）。したがって、パターンレイアウトは同じで
も、縦列配列される各セル1i、1i+1、…に対して２種の
クロックパルスφ，が各セルを構成する回路素子Ｔ、
Ｉに対してセル単位ごとに入れ代わったかたちで入力さ
れる。
このように、半導体集積回路を構成する際に、各セル単
位で全く同一のパターンレイアウトとすることができ
る。
位で全く同一のパターンレイアウトとすることができ
る。
なお、上記の実施例の他に、各セルのパターンレイアウ
トは殆ど変えることなく、第３図に示すように、一部の
セルにのみインバータ９を付加するような場合でも、本
発明の構成を採ればパターンレイアウトの大幅な変更は
不要であるから、パターンレイアウト設計上有利であ
る。また、この実施例では、制御信号として２種のクロ
ックパルスのみ入力しているが、これに加えて、第４図
に示すように、他の制御信号たとえば、リセット信号Ａ
が入力されるような場合でも本発明のパターンレイアウ
トを採ることができるのは勿論である。
トは殆ど変えることなく、第３図に示すように、一部の
セルにのみインバータ９を付加するような場合でも、本
発明の構成を採ればパターンレイアウトの大幅な変更は
不要であるから、パターンレイアウト設計上有利であ
る。また、この実施例では、制御信号として２種のクロ
ックパルスのみ入力しているが、これに加えて、第４図
に示すように、他の制御信号たとえば、リセット信号Ａ
が入力されるような場合でも本発明のパターンレイアウ
トを採ることができるのは勿論である。
〈効果〉 本発明によれば、同一のパターンレイアウトのセルを単
純に縦列配置するだけで、一つの機能を果たす半導体集
積回路が構成できるようになる。すなわち、各セル単位
で同じパターンレイアウトを使用することができるた
め、パターン設計作業の手間が省けるとともに、照査が
容易となる等の優れた効果が発揮される。
純に縦列配置するだけで、一つの機能を果たす半導体集
積回路が構成できるようになる。すなわち、各セル単位
で同じパターンレイアウトを使用することができるた
め、パターン設計作業の手間が省けるとともに、照査が
容易となる等の優れた効果が発揮される。
第１図ないし第４図は本発明の実施例を示し、第１図は
半導体集積回路セルのパターンレイアウト図、第２図は
第１図に対応する回路構成図、第３図および第４図は他
の実施例を示すパターンレイアウト図である。また、第
５図および第６図は従来例を示し、第５図は半導体集積
回路セルのパターンレイアウト図、第６図は第５図に対
応する回路構成図である。 1i、1i+1……セル、2a……セルの一辺、2b……セルの他
辺、4a、4b……制御信号の配線パターン、6a、6b……入
力端、8a、8b……出力端。
半導体集積回路セルのパターンレイアウト図、第２図は
第１図に対応する回路構成図、第３図および第４図は他
の実施例を示すパターンレイアウト図である。また、第
５図および第６図は従来例を示し、第５図は半導体集積
回路セルのパターンレイアウト図、第６図は第５図に対
応する回路構成図である。 1i、1i+1……セル、2a……セルの一辺、2b……セルの他
辺、4a、4b……制御信号の配線パターン、6a、6b……入
力端、8a、8b……出力端。
Claims (1)
- 【請求項１】縦列配列される各半導体集積回路セルに対
して２種の制御信号が該セルを構成する各回路素子に対
してセル単位で入れ代わって入力されるパターンレイア
ウトであって、 前記セルの一辺に、前記制御信号が印加される一対の配
線パターンの入力端が互いに並列配置される一方、その
他辺には前記配線パターンの各出力端が前記入力端とは
逆の配列順序になるように並列配置されていることを特
徴とする半導体集積回路セルのパターンレイアウト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6600488A JPH0756891B2 (ja) | 1988-03-17 | 1988-03-17 | 半導体集積回路セルのパターンレイアウト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6600488A JPH0756891B2 (ja) | 1988-03-17 | 1988-03-17 | 半導体集積回路セルのパターンレイアウト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01238036A JPH01238036A (ja) | 1989-09-22 |
| JPH0756891B2 true JPH0756891B2 (ja) | 1995-06-14 |
Family
ID=13303369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6600488A Expired - Fee Related JPH0756891B2 (ja) | 1988-03-17 | 1988-03-17 | 半導体集積回路セルのパターンレイアウト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756891B2 (ja) |
-
1988
- 1988-03-17 JP JP6600488A patent/JPH0756891B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01238036A (ja) | 1989-09-22 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |