JPH0760823B2 - 半導体集積装置 - Google Patents

半導体集積装置

Info

Publication number
JPH0760823B2
JPH0760823B2 JP61132530A JP13253086A JPH0760823B2 JP H0760823 B2 JPH0760823 B2 JP H0760823B2 JP 61132530 A JP61132530 A JP 61132530A JP 13253086 A JP13253086 A JP 13253086A JP H0760823 B2 JPH0760823 B2 JP H0760823B2
Authority
JP
Japan
Prior art keywords
wiring pattern
extension
wiring
layer
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61132530A
Other languages
English (en)
Other versions
JPS62287644A (ja
Inventor
日出行 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61132530A priority Critical patent/JPH0760823B2/ja
Publication of JPS62287644A publication Critical patent/JPS62287644A/ja
Publication of JPH0760823B2 publication Critical patent/JPH0760823B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Analogue/Digital Conversion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積装置、特に高分解能の並列比較形AD
変換器を構成する半導体集積装置に関する。
〔従来の技術〕
従来、並列比較形のAD変換器を半導体集積装置で構成す
る場合、半導体基板上に複数の比較器を並べ、それぞれ
の比較器に基準電圧を与えるために、これらの比較器の
列と平行して一定幅の配線パターンを設け、この配線パ
ターンの一定区間長を基準抵抗に流用し、このパターン
の一定区間長ごとにそれぞれの比較器との接続配線パタ
ーンを設けた構成にしている。ところで、この変換器は
分解能をnビットとすると、2n−1個の比較器と2n個の
基準抵抗を必要とするので、高分解能の変換器では総て
の比較器と基準抵抗用の配線パターンとを一直線に配置
することが困難となり、適当個数の比較器ごとに折返し
た形をとっている。また、この折返した形の配置では、
それぞれの比較器の出力をできるだけ遅延時間を少なく
してエンコーダ部に与えるため、比較器の列間にエンコ
ーダ部を配置し、基準抵抗用の配線パターンは2列に並
んだ比較器の列の外側に設けられている。このため、こ
の2列の配線パターンを結ぶ折返し部の配線パターンの
長さが非常に長くなり、この部分の抵抗値を基準抵抗値
と等しくするために、上記の一定幅の配線パターンより
遥かに広い配線パターンで接続するとか、製造上の抵抗
値偏差を等しくするために、多数の上記の一定幅の配線
パターンを並列に設けて接続している。
〔発明が解決しようとする問題点〕
しかしながら、上述の従来のAD変換器の半導体集積装置
は、折返し部の抵抗が比較器と平行した一定幅の配線パ
ターンの延長部の抵抗と、この延長部間を接続する配線
パターン接続部の抵抗とからなるため、折返し部の抵抗
を基準抵抗と等しくするには、配線パターン接続部の幅
を極めて広くしなければならないとか、上記の一定幅の
配線パターンにより接続するものでは、並列本数を増す
だけ延長部も長くなり、その部分の抵抗が加わって単に
並列本数を増した分だけ抵抗値が下らず、基板上に広い
面積を占有することになって、その分、集積度が向上し
ないと云う問題点を有している。
本発明の目的は上述した問題点を除去し、折返し部の面
積を小さくすることにより、集積度の向上した並列比較
形AD変換器を構成した半導体集積装置を提供することに
ある。
〔問題点を解決するための手段〕
本発明は基準抵抗に流用する一定幅の直線状配線パター
ンと、この配線パターンに並んで設けられた多数の比較
器とを組として、この組を複数並べて1つのAD変換器を
構成する半導体集積装置において、隣接する上記配線パ
ターンのそれぞれの端部を接続する配線パターン延長部
の配線パターンをそれぞれスルーホールにより接続され
た多層構造により構成される。
また、配線パターン延長部の第1層目の配線パターン幅
が上記の一定幅で、スルーホールにより接続された多層
目の配線パターン延長部の幅が上記一定幅より広くして
構成される。
〔実施例〕
以下、本発明の実施例について図面を参照して説明す
る。
第1図(a)は本発明の一実施例の平面図で、配線パタ
ーン延長部が2層構造で構成された場合を示している。
図において、シリコン基板1の上にエンコーダ部2を挟
んで、2列に複数の比較器3が設けられていて、これら
の比較器3に沿ってそれぞれエンコーダ部と反対側に一
定幅の例えばアルミニュームの配線パターン4が設けら
れている。この配線パターン4の一定長は基準抵抗とし
て用いられて、基準電圧をそれぞれの比較器3に与える
ために、このパターン4の一定長ごとにそれぞれの比較
器3との接続用の配線パターンを有している。また配線
パターン4はそれぞれの比較器3の列をはずれた部分に
配線パターン延長部5を有していて、配線パターン4と
ほぼ同じ幅を有する複数の配線パターンからなる配線パ
ターン接続部7が配線パターン延長部5の間を接続して
基準抵抗を形成している。さらに配線パターン延長部5
は2層構造になっていて、配線パターン延長部5の第1
層目延長部5Aと第2層目延長部5Bとはスルーホール6に
より接続されている。
第1図(b)は第1図(a)におけるY−Y′線の断面
図で、シリコン基板1の上に二酸化シリコン絶縁層8が
設けられ、この絶縁層の上に配線パターン4、配線ポタ
ーン延長部5の第1層目延長部5Aおよび配線パターン接
続部7が設けられて、これらの上にCVD法等によって作
られた絶縁層9を介して第2層目延長部5Bが設けられ、
この第1層目延長部5Aと第2層目延長部5Bとがスルーホ
ール6により接続されていることを示している。
なお、以上の実施例では配線パターン延長部を2層構造
としたが、さらに多層構造としてこれらの延長部を総て
スルーホールにより接続してもよい。
また以上の実施例では配線パターンをアルミニュームと
したが、他の導電材により作られても一向に拘はない。
〔発明の効果〕
以上詳細に説明したとおり、本発明は折返し部の配線パ
ターン延長部を多層構造とすることと、2層目を含む上
層の延長部のパターン幅を広くして一層目の延長部とス
ルーホール接続することにより、一層目の配線層と二層
目を含む上層の配線層とが並列に接続されて、配線パタ
ーン延長部の等価抵抗を著しく減少することができて、
延長部間を接続する配線パターン接続部の並列配線パタ
ーンの本数が少なくて済み、折返し部の面積を小さくで
きる。また配線パターン延長部の抵抗を著しく減少させ
ることにより、製造工程において配線パターン幅の仕上
り寸法に一様に偏差があっても、直線状の配線パターン
による基準抵抗と、折返し部の配線パターン接続部の抵
抗とは相対比を合わせることができる。それは配線パタ
ーン接続部の抵抗は直線状の配線パターンを複数並列接
続された構成となっているので製造誤差が等価となるた
めで、その結果精度の高いAD変換器を実現できると云う
効果がある。
なおまた、配線パターン接続部を単独の広い配線パター
ンで構成した場合も、配線パターン延長部を多層構造と
することにより、この延長部の抵抗を著しく低くできる
ので、折返し部の抵抗をほぼこの接続部のパターン幅か
ら基準抵抗に設定できると云う効果がある。
【図面の簡単な説明】
第1図(a)は本発明の一実施例の平面図、第1図
(b)は第1図(a)の一部の断面図である。 2……エンコーダ部,3……比較器,4……配線パターン
(基準抵抗用),5……配線パターン延長部,5A……第1
層目延長部,5b……第2層目延長部,6……スルーホール,
7……配線パターン接続部,9……絶縁層。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】所定の幅で第1の方向に直線状に延在され
    折り返し部を介して第2の方向に直線状に延在された配
    線パターンを基準抵抗として用いる並列比較型AD変換器
    を具備する半導体集積装置において、前記折り返し部は
    前記配線パターンと同一幅で、かつ複数並列に配列され
    て実質的に基準抵抗として機能する配線パターン接続部
    を有し、該配線パターン接続部はその両端部で前記直線
    状に延在された配線パターンと接合され、当該接合部は
    多層配線構造により低抵抗化され、その上層配線と下層
    配線とは前記所定の幅より広く、概略前記配線パターン
    接続部の幅に開口されたコンタクトホールで接続されて
    いることを特徴とする半導体集積装置。
JP61132530A 1986-06-06 1986-06-06 半導体集積装置 Expired - Lifetime JPH0760823B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61132530A JPH0760823B2 (ja) 1986-06-06 1986-06-06 半導体集積装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61132530A JPH0760823B2 (ja) 1986-06-06 1986-06-06 半導体集積装置

Publications (2)

Publication Number Publication Date
JPS62287644A JPS62287644A (ja) 1987-12-14
JPH0760823B2 true JPH0760823B2 (ja) 1995-06-28

Family

ID=15083438

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61132530A Expired - Lifetime JPH0760823B2 (ja) 1986-06-06 1986-06-06 半導体集積装置

Country Status (1)

Country Link
JP (1) JPH0760823B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0828662B2 (ja) * 1988-05-10 1996-03-21 三菱電機株式会社 A/dコンバータ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS577955A (en) * 1980-06-17 1982-01-16 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit
JPS5756959A (en) * 1980-09-22 1982-04-05 Toshiba Corp Semiconductor device and manufacture thereof

Also Published As

Publication number Publication date
JPS62287644A (ja) 1987-12-14

Similar Documents

Publication Publication Date Title
US4703302A (en) Resistance ladder network
JPS63170939A (ja) 半導体集積回路
US6208281B1 (en) Resistance ladder together with digital-analog converter and semiconductor using the same
JPWO1999001939A1 (ja) ラダー型抵抗回路並びにそれを用いたデジタル−アナログ変換器及び半導体装置
JPS6343895B2 (ja)
JPH0760823B2 (ja) 半導体集積装置
KR910007900B1 (ko) 반도체 집적회로장치
JPS62174955A (ja) 半導体容器の製造方法
JPS6127691A (ja) 磁気低抗素子
JPS63208252A (ja) 半導体装置用パツケ−ジ
JPH0530072B2 (ja)
JPH10178344A (ja) A/dコンバータ
JPH0530367Y2 (ja)
JPS6246985B2 (ja)
JPH065788A (ja) 半導体装置
JP2743389B2 (ja) メモリ装置
JPH0650961Y2 (ja) 多連チップ型抵抗器
JPH0421344B2 (ja)
JPH081929B2 (ja) 半導体装置
JPS6412103B2 (ja)
JP2844844B2 (ja) 駆動用多出力半導体集積回路
JPS63221641A (ja) 半導体装置
JPH0828662B2 (ja) A/dコンバータ
JPH0415627B2 (ja)
JPH054515U (ja) 半導体集積回路装置におけるコンデンサのレイアウト構造