JPH0763143B2 - 半導体昇圧信号発生回路 - Google Patents
半導体昇圧信号発生回路Info
- Publication number
- JPH0763143B2 JPH0763143B2 JP61063424A JP6342486A JPH0763143B2 JP H0763143 B2 JPH0763143 B2 JP H0763143B2 JP 61063424 A JP61063424 A JP 61063424A JP 6342486 A JP6342486 A JP 6342486A JP H0763143 B2 JPH0763143 B2 JP H0763143B2
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- Japan
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- signal
- potential
- boosted
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、MOS形集積回路における半導体昇圧信号発
生回路に関するものである。
生回路に関するものである。
従来、この種の昇圧信号発生回路としては第４図に示す
ものがあった。この図において、φAは被昇圧信号、18
は前記被昇圧信号φAの負荷容量で、その値はC1であ
る。φBは昇圧信号、19は昇圧容量で、その値はC2であ
る。
ものがあった。この図において、φAは被昇圧信号、18
は前記被昇圧信号φAの負荷容量で、その値はC1であ
る。φBは昇圧信号、19は昇圧容量で、その値はC2であ
る。
また第５図は、第４図に示した昇圧信号発生回路の動作
時の被昇圧信号φA，昇圧信号φBの波形図である。
時の被昇圧信号φA，昇圧信号φBの波形図である。
次に、第５図を参照して動作を説明する。
まず時刻t5より被昇圧信号φAが負荷容量18および昇圧
容量19の充電を開始する。次に時刻t6において、被昇圧
信号φAの電位は電源電圧Ｖまたは電源電圧Ｖよりやや
低い電位となる。次いで時刻t6から時刻t7の間に昇圧信
号φBと昇圧容量19とにより被昇圧信号φAは、電源電圧
Ｖ以上に昇圧される。被昇圧信号φAの最大昇圧値は である。
容量19の充電を開始する。次に時刻t6において、被昇圧
信号φAの電位は電源電圧Ｖまたは電源電圧Ｖよりやや
低い電位となる。次いで時刻t6から時刻t7の間に昇圧信
号φBと昇圧容量19とにより被昇圧信号φAは、電源電圧
Ｖ以上に昇圧される。被昇圧信号φAの最大昇圧値は である。
このように、被昇圧信号φAを昇圧信号φBによって昇圧
して負荷容量18に印加するものである。
して負荷容量18に印加するものである。
上記のような従来の昇圧信号発生回路では、高い昇圧電
位を得るためには昇圧容量19のC2の値を大きくせねばな
らず、昇圧容量19の充電のために消費電力が増大し、ま
た時間間隔t6−t5を長くせねばならない等の問題点があ
った。
位を得るためには昇圧容量19のC2の値を大きくせねばな
らず、昇圧容量19の充電のために消費電力が増大し、ま
た時間間隔t6−t5を長くせねばならない等の問題点があ
った。
この発明は、かかる問題点を解決するためになされたも
ので、高速かつ低消費電力で昇圧信号を発生させる半導
体昇圧信号発生回路を得ることを目的とする。
ので、高速かつ低消費電力で昇圧信号を発生させる半導
体昇圧信号発生回路を得ることを目的とする。
この発明に係る半導体昇圧信号発生回路は、高電位電源
ノードと接続ノードとの間に接続され、ゲート電極に第
１の信号が印加される第１のMOSトランジスタであるＮ
チャネル型MOSトランジスタ、前記接続ノードと低電位
電源ノードとの間に接続され、ゲート電極に第２の信号
が印加される第２のMOSトランジスタであるＮチャネル
型MOSトランジスタ、出力ノードに昇圧電位を発生する
昇圧電位発生装置、この昇圧電位発生装置の出力ノード
と出力側との間に接続され、ゲート電極が前記接続ノー
ドに接続される第３のMOSトランジスタであるＰチャネ
ル型MOSトランジスタと、この第３のMOSトランジスタで
あるＰチャネルMOSトランジスタのゲート電極に一方の
電極が接続され、他方の電極に第３の信号が印加される
容量、前記出力端と前記低電位電源ノードとの間に接続
され、ゲート電極に第４の信号が印加される第４のMOS
トランジスタであるＮチャネル型MOSトランジスタとか
ら構成したものである。
ノードと接続ノードとの間に接続され、ゲート電極に第
１の信号が印加される第１のMOSトランジスタであるＮ
チャネル型MOSトランジスタ、前記接続ノードと低電位
電源ノードとの間に接続され、ゲート電極に第２の信号
が印加される第２のMOSトランジスタであるＮチャネル
型MOSトランジスタ、出力ノードに昇圧電位を発生する
昇圧電位発生装置、この昇圧電位発生装置の出力ノード
と出力側との間に接続され、ゲート電極が前記接続ノー
ドに接続される第３のMOSトランジスタであるＰチャネ
ル型MOSトランジスタと、この第３のMOSトランジスタで
あるＰチャネルMOSトランジスタのゲート電極に一方の
電極が接続され、他方の電極に第３の信号が印加される
容量、前記出力端と前記低電位電源ノードとの間に接続
され、ゲート電極に第４の信号が印加される第４のMOS
トランジスタであるＮチャネル型MOSトランジスタとか
ら構成したものである。
この発明においては、第１のMOSトランジスタと第２のM
OSトランジスタ間より第３のMOSトランジスタのゲート
まで、および容量に蓄積される電荷によって第３のMOS
トランジスタのゲートが、第４の信号によって第４のMO
Sトランジスタのゲートがそれぞれ制御され、第３のMOS
トランジスタと第４のMOSトランジスタ間に昇圧信号が
発生する。
OSトランジスタ間より第３のMOSトランジスタのゲート
まで、および容量に蓄積される電荷によって第３のMOS
トランジスタのゲートが、第４の信号によって第４のMO
Sトランジスタのゲートがそれぞれ制御され、第３のMOS
トランジスタと第４のMOSトランジスタ間に昇圧信号が
発生する。
第１図はこの発明の半導体昇圧信号発生回路の一実施例
の構成を示す図である。この図において、1,2,4はそれ
ぞれ第1,第２および第４のMOSFETであるＮチャネル型MO
Sトランジスタ、３は第３のMOSFETであるＰチャネル型M
OSトランジスタ、５は容量で、その値はC10である。６
は電源線、７はGND線、８は昇圧電位発生装置で、その
出力電圧はVpである。9,10は配線で、配線９はＮチャネ
ル型MOSトランジスタ１のソースとＮチャネル型MOSトラ
ンジスタ２のドレインとＰチャネル型MOSトランジスタ
３のゲートと容量５の一方の電極とを電気的に接続す
る。配線10はＰチャネル型MOSトランジスタ３のソース
とＮチャネル型MOSトランジスタ４のドレインとを電気
的に接続する。またＮチャネル型MOSトランジスタ１の
ドレインは電源線６に、Ｎチャネル型MOSトランジスタ
2,4のソースはGND線７に接続され、Ｐチャネル型MOSト
ランジスタ３のドレインには昇圧電位発生装置８で発生
される昇圧電位Vpが供給されるべく配線される。そし
て、第１図の配線10の部分、つまりＰチャネル型MOSト
ランジスタ３のソースとＮチャネル型MOSトランジスタ
４のドレインの接続点が、この実施例の半導体昇圧信号
発生回路の出力端となる。
の構成を示す図である。この図において、1,2,4はそれ
ぞれ第1,第２および第４のMOSFETであるＮチャネル型MO
Sトランジスタ、３は第３のMOSFETであるＰチャネル型M
OSトランジスタ、５は容量で、その値はC10である。６
は電源線、７はGND線、８は昇圧電位発生装置で、その
出力電圧はVpである。9,10は配線で、配線９はＮチャネ
ル型MOSトランジスタ１のソースとＮチャネル型MOSトラ
ンジスタ２のドレインとＰチャネル型MOSトランジスタ
３のゲートと容量５の一方の電極とを電気的に接続す
る。配線10はＰチャネル型MOSトランジスタ３のソース
とＮチャネル型MOSトランジスタ４のドレインとを電気
的に接続する。またＮチャネル型MOSトランジスタ１の
ドレインは電源線６に、Ｎチャネル型MOSトランジスタ
2,4のソースはGND線７に接続され、Ｐチャネル型MOSト
ランジスタ３のドレインには昇圧電位発生装置８で発生
される昇圧電位Vpが供給されるべく配線される。そし
て、第１図の配線10の部分、つまりＰチャネル型MOSト
ランジスタ３のソースとＮチャネル型MOSトランジスタ
４のドレインの接続点が、この実施例の半導体昇圧信号
発生回路の出力端となる。
11は前記配線９の負荷容量を等価的に表した容量で、そ
の値はC20である。12は前記配線10の負荷容量を等価的
に表した容量で、電源電圧Ｖより高い電圧Vp、つまり、
第４図に示した従来例における被昇圧信号によって充電
される負荷容量に相当するものであり、その値はC30で
ある。そして、Ｎチャネル型MOSトランジスタ1,2,4のゲ
ートにはそれぞれ第1,第２および第４の信号である信号
φ1，φ2，φ4が印加され、容量５の他方の電極には第
３の信号である信号φ3が印加されている。なお、電源
線６の電圧をＶとする。第１乃至第４の信号φ1〜φ
4は、負荷容量12に昇圧電位発生装置８の出力電圧Vpを
印加するタイミングを決定するための信号である。
の値はC20である。12は前記配線10の負荷容量を等価的
に表した容量で、電源電圧Ｖより高い電圧Vp、つまり、
第４図に示した従来例における被昇圧信号によって充電
される負荷容量に相当するものであり、その値はC30で
ある。そして、Ｎチャネル型MOSトランジスタ1,2,4のゲ
ートにはそれぞれ第1,第２および第４の信号である信号
φ1，φ2，φ4が印加され、容量５の他方の電極には第
３の信号である信号φ3が印加されている。なお、電源
線６の電圧をＶとする。第１乃至第４の信号φ1〜φ
4は、負荷容量12に昇圧電位発生装置８の出力電圧Vpを
印加するタイミングを決定するための信号である。
第２図は第１図における主要部の電圧波形を示す図であ
る。
る。
第３図は第１図における昇圧信号発生装置８の一実施例
の構成を示す図である。この図において、13はリングオ
シレータ、14はチャージポンプキャパシタ、15,16はMOS
トランジスタ、17は電位蓄積用キャパシタである。そし
て、チャージポンプキャパシタ14の一方の電極はリング
オシレータ13の出力に接続され、他方の電極はMOSトラ
ンジスタ15のソース,MOSトランジスタ16のドレインおよ
びゲートに接続されている。MOSトランジスタ15のドレ
インおよびゲートは電源に接続され、電位蓄積用キャパ
シタ17の一方の電極はMOSトランジスタ16のソースに接
続され、他方の電極は接地されている。
の構成を示す図である。この図において、13はリングオ
シレータ、14はチャージポンプキャパシタ、15,16はMOS
トランジスタ、17は電位蓄積用キャパシタである。そし
て、チャージポンプキャパシタ14の一方の電極はリング
オシレータ13の出力に接続され、他方の電極はMOSトラ
ンジスタ15のソース,MOSトランジスタ16のドレインおよ
びゲートに接続されている。MOSトランジスタ15のドレ
インおよびゲートは電源に接続され、電位蓄積用キャパ
シタ17の一方の電極はMOSトランジスタ16のソースに接
続され、他方の電極は接地されている。
なお、第３図は公知の回路であるので、その動作の説明
は省略する。
は省略する。
次に第２図を参照してこの発明の半導体昇圧信号発生回
路の動作を説明する。
路の動作を説明する。
まず、時刻t0からt1までの間に、信号φ1，φ4はＮチャ
ネル型MOSトランジスタ1,4のしきい値電圧VTH1，VTH4以
下にされる。次いで時刻t1において、信号φ2がＮチャ
ネル型MOSトランジスタ２のしきい値電圧VTH2以上にな
って容量５および11の電荷を放電し、配線９の電位を０
〔Ｖ〕まで下げる。Ｐチャネル型MOSトランジスタ３は
配線９の電位が下がるとオンし、昇圧電位Vpを出力す
る。この時刻t1において、負荷容量12には昇圧電位発生
装置８の出力電圧Vp、つまり、電源電圧Ｖより高い電圧
がＰチャネル型MOSトランジスタ３を介して印加される
ことになる。次いで時刻t1からt2までの間に信号φ2は
Ｎチャネル型MOSトランジスタ２のしきい値電圧VTH2以
下にされ、信号φ3の電位も下げられる。そして時刻t2
においては信号φ1の電位が上がり、Ｎチャネル型MOSト
ランジスタ１をオンさせ、配線９の電位をＶ−VTH1まで
充電する。次いで、時刻t3において信号φ3の電位を上
げると、容量５に蓄積された電荷により配線９の電位は
Ｖ′pまで上がる。Ｖ′pの値については信号φ3の振幅
をＶとすると、 の式によって与えられる。次いで時刻t3において、信号
φ4がＮチャネル型MOSトランジスタ４のしきい値電圧V
TH4以上になり、配線10の電位を０〔Ｖ〕にする。そし
て、この配線10の電位がほぼ０〔Ｖ〕になった時の全体
の状態は、時刻t0における初期状態と等しくなる。この
時刻t4において、負荷容量12の電荷はＮチャネル型MOS
トランジスタ４によって放電され、負荷容量12の電圧は
接地電位になる。
ネル型MOSトランジスタ1,4のしきい値電圧VTH1，VTH4以
下にされる。次いで時刻t1において、信号φ2がＮチャ
ネル型MOSトランジスタ２のしきい値電圧VTH2以上にな
って容量５および11の電荷を放電し、配線９の電位を０
〔Ｖ〕まで下げる。Ｐチャネル型MOSトランジスタ３は
配線９の電位が下がるとオンし、昇圧電位Vpを出力す
る。この時刻t1において、負荷容量12には昇圧電位発生
装置８の出力電圧Vp、つまり、電源電圧Ｖより高い電圧
がＰチャネル型MOSトランジスタ３を介して印加される
ことになる。次いで時刻t1からt2までの間に信号φ2は
Ｎチャネル型MOSトランジスタ２のしきい値電圧VTH2以
下にされ、信号φ3の電位も下げられる。そして時刻t2
においては信号φ1の電位が上がり、Ｎチャネル型MOSト
ランジスタ１をオンさせ、配線９の電位をＶ−VTH1まで
充電する。次いで、時刻t3において信号φ3の電位を上
げると、容量５に蓄積された電荷により配線９の電位は
Ｖ′pまで上がる。Ｖ′pの値については信号φ3の振幅
をＶとすると、 の式によって与えられる。次いで時刻t3において、信号
φ4がＮチャネル型MOSトランジスタ４のしきい値電圧V
TH4以上になり、配線10の電位を０〔Ｖ〕にする。そし
て、この配線10の電位がほぼ０〔Ｖ〕になった時の全体
の状態は、時刻t0における初期状態と等しくなる。この
時刻t4において、負荷容量12の電荷はＮチャネル型MOS
トランジスタ４によって放電され、負荷容量12の電圧は
接地電位になる。
なお、この時 Vp′＞Vp−｜VTH4｜ になるようにすれば、Ｐチャネル型MOSトランジスタ３
はカットオフ状態になり、消費電流をほとんど無視でき
る。従って、この実施例においては、第１乃至第４の信
号によって、負荷容量12に印加される電源電圧Ｖより高
い電圧Vpのタイミングが決定され、しかも第３のトラン
ジスタ３が導通すると、すみやかに負荷容量12に電源電
圧Ｖより高い電圧が昇圧電位発生装置８より印加される
ので、高速化が図れるとともに、昇圧電位発生装置８か
らの出力電圧Vpは、負荷容量12に対してだけ充電すれば
よいので、消費電力も少なくてすむものである。
はカットオフ状態になり、消費電流をほとんど無視でき
る。従って、この実施例においては、第１乃至第４の信
号によって、負荷容量12に印加される電源電圧Ｖより高
い電圧Vpのタイミングが決定され、しかも第３のトラン
ジスタ３が導通すると、すみやかに負荷容量12に電源電
圧Ｖより高い電圧が昇圧電位発生装置８より印加される
ので、高速化が図れるとともに、昇圧電位発生装置８か
らの出力電圧Vpは、負荷容量12に対してだけ充電すれば
よいので、消費電力も少なくてすむものである。
この発明は以上説明したとおり、高電位電源ノードと接
続ノードとの間に接続され、ゲート電極に第１の信号が
印加される第１のMOSトランジスタ、前記接続ノードと
低電位電源ノードとの間に接続され、ゲート電極に第２
の信号が印加される第２のMOSトランジスタ、出力ノー
ドに昇圧電位を発生する昇圧電位発生装置、この昇圧電
位発生装置の出力ノードと出力側との間に接続され、ゲ
ート電極が前記接続ノードに接続される第３のMOSトラ
ンジスタと、この第３のMOSトランジスタのゲート電極
に一方の電極が接続され、他方の電極に第３の信号が印
加される容量、前記出力端と前記低電位電源ノードとの
間に接続され、ゲート電極に第４の信号が印加される第
４のMOSトランジスタを備えたので、高速かつ低消費電
力で昇圧信号を発生させることができるという効果があ
る。
続ノードとの間に接続され、ゲート電極に第１の信号が
印加される第１のMOSトランジスタ、前記接続ノードと
低電位電源ノードとの間に接続され、ゲート電極に第２
の信号が印加される第２のMOSトランジスタ、出力ノー
ドに昇圧電位を発生する昇圧電位発生装置、この昇圧電
位発生装置の出力ノードと出力側との間に接続され、ゲ
ート電極が前記接続ノードに接続される第３のMOSトラ
ンジスタと、この第３のMOSトランジスタのゲート電極
に一方の電極が接続され、他方の電極に第３の信号が印
加される容量、前記出力端と前記低電位電源ノードとの
間に接続され、ゲート電極に第４の信号が印加される第
４のMOSトランジスタを備えたので、高速かつ低消費電
力で昇圧信号を発生させることができるという効果があ
る。
第１図はこの発明の半導体昇圧信号発生回路の一実施例
の構成を示す図、第２図は第１図における主要部の波形
図、第３図は昇圧電位発生装置の一実施例の構成を示す
図、第４図は従来の昇圧信号発生回路の一例の構成を示
す図、第５図は従来の昇圧信号発生回路の動作を説明す
るための波形図である。 図において1,2,4はＮチャネル型MOSトランジスタ、３は
Ｐチャネル型MOSトランジスタ、５は容量、６は電源
線、７はGND線、８は昇圧電位発生装置である。 なお、各図中の同一符号は同一または相当部分を示す。
の構成を示す図、第２図は第１図における主要部の波形
図、第３図は昇圧電位発生装置の一実施例の構成を示す
図、第４図は従来の昇圧信号発生回路の一例の構成を示
す図、第５図は従来の昇圧信号発生回路の動作を説明す
るための波形図である。 図において1,2,4はＮチャネル型MOSトランジスタ、３は
Ｐチャネル型MOSトランジスタ、５は容量、６は電源
線、７はGND線、８は昇圧電位発生装置である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】高電位電源ノードと接続ノードとの間に接
続され、ゲート電極に第１の信号が印加される第１のMO
SトランジスタであるＮチャネル型MOSトランジスタ、前
記接続ノードと低電位電源ノードとの間に接続され、ゲ
ート電極に第２の信号が印加される第２のMOSトランジ
スタであるＮチャネル型MOSトランジスタ、出力ノード
に昇圧電位を発生する昇圧電位発生装置、この昇圧電位
発生装置の出力ノードと出力側との間に接続され、ゲー
ト電極が前記接続ノードに接続される第３のMOSトラン
ジスタであるＰチャネル型MOSトランジスタと、この第
３のMOSトランジスタのゲート電極に一方の電極が接続
され、他方の電極に第３の信号が印加される容量、前記
出力端と前記低電位電源ノードとの間に接続され、ゲー
ト電極に第４の信号が印加される第４のMOSトランジス
タであるＮチャネル型MOSトランジスタを備えた半導体
昇圧信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61063424A JPH0763143B2 (ja) | 1986-03-20 | 1986-03-20 | 半導体昇圧信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61063424A JPH0763143B2 (ja) | 1986-03-20 | 1986-03-20 | 半導体昇圧信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62220027A JPS62220027A (ja) | 1987-09-28 |
| JPH0763143B2 true JPH0763143B2 (ja) | 1995-07-05 |
Family
ID=13228890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61063424A Expired - Lifetime JPH0763143B2 (ja) | 1986-03-20 | 1986-03-20 | 半導体昇圧信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763143B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115020A (en) * | 1981-01-08 | 1982-07-17 | Nec Corp | Signal generating circuit |
-
1986
- 1986-03-20 JP JP61063424A patent/JPH0763143B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62220027A (ja) | 1987-09-28 |
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