JPH0764818A - データトレース方法および回路 - Google Patents
データトレース方法および回路Info
- Publication number
- JPH0764818A JPH0764818A JP5214672A JP21467293A JPH0764818A JP H0764818 A JPH0764818 A JP H0764818A JP 5214672 A JP5214672 A JP 5214672A JP 21467293 A JP21467293 A JP 21467293A JP H0764818 A JPH0764818 A JP H0764818A
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- Japan
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- data signal
- pulse
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Abstract
(57)【要約】
【目的】データ信号を格納するための格納パルスにより
常時、記憶手段にトレース対象のデータ信号を格納し、
所望のデータ信号でないときは同じアドレスに上書き
し、所望のデータ信号のときはこのアドレスをカウント
アップすることにより、確実に所望のデータ信号をトレ
ースする。 【構成】トレース対象のデータ信号を含む複数のデータ
信号１１とこれらデータ信号１１のうちのトレース対象
のデータ信号を特定するデータ信号１３とを比較照合回
路１により照合する。これらのデータ信号１１，１３が
一致したときに出力される照合一致パルス１４によって
カウンタ２をカウントアップしてデータ格納アドレス１
５を決定する。データ格納のためのパルス幅規格を満足
する格納パルス１２によりデータ信号１３に一致するデ
ータ信号１１をデータ格納アドレス１５にしたがってＲ
ＡＭ３に格納する。
常時、記憶手段にトレース対象のデータ信号を格納し、
所望のデータ信号でないときは同じアドレスに上書き
し、所望のデータ信号のときはこのアドレスをカウント
アップすることにより、確実に所望のデータ信号をトレ
ースする。 【構成】トレース対象のデータ信号を含む複数のデータ
信号１１とこれらデータ信号１１のうちのトレース対象
のデータ信号を特定するデータ信号１３とを比較照合回
路１により照合する。これらのデータ信号１１，１３が
一致したときに出力される照合一致パルス１４によって
カウンタ２をカウントアップしてデータ格納アドレス１
５を決定する。データ格納のためのパルス幅規格を満足
する格納パルス１２によりデータ信号１３に一致するデ
ータ信号１１をデータ格納アドレス１５にしたがってＲ
ＡＭ３に格納する。
Description
【０００１】
【産業上の利用分野】本発明はトレース対象のデータ信
号のうちの所望のデータ信号の内容を確認するため情報
処理装置などに用いられるデータトレース方法およびデ
ータトレース回路に関する。
号のうちの所望のデータ信号の内容を確認するため情報
処理装置などに用いられるデータトレース方法およびデ
ータトレース回路に関する。
【０００２】
【従来の技術】一般に、中央演算装置（ＣＰＵ）を用い
る情報処理システムでは、システムのハードウェア，ソ
フトウェアのデバックの一手段として、データ信号の内
容確認のためにデータ信号をトレースすることがある。
る情報処理システムでは、システムのハードウェア，ソ
フトウェアのデバックの一手段として、データ信号の内
容確認のためにデータ信号をトレースすることがある。
【０００３】このデータ信号のトレースのために用いら
れる従来のデータトレース回路の一例を示す図３を参照
すると、このデータトレース回路は、トレース対象のデ
ータ信号を含む複数のデータ信号１１とこれらデータ信
号１１のうちのトレース対象のデータ信号を特定するデ
ータ信号１３とを比較照合し一致したときに照合一致パ
ルス１６を出力する比較照合回路１と、データ格納のた
めのパルス幅規格を満足する格納パルス１２と照合一致
パルス１６とを入力するアンドゲート４と、このアンド
ゲート４の出力パルス１７によってカウントアップしデ
ータ格納のためのデータ格納アドレス１８を決定するカ
ウンタ２と、データ格納アドレス１８にしたがってデー
タ信号１１を格納するＲＡＭ３とを備える。
れる従来のデータトレース回路の一例を示す図３を参照
すると、このデータトレース回路は、トレース対象のデ
ータ信号を含む複数のデータ信号１１とこれらデータ信
号１１のうちのトレース対象のデータ信号を特定するデ
ータ信号１３とを比較照合し一致したときに照合一致パ
ルス１６を出力する比較照合回路１と、データ格納のた
めのパルス幅規格を満足する格納パルス１２と照合一致
パルス１６とを入力するアンドゲート４と、このアンド
ゲート４の出力パルス１７によってカウントアップしデ
ータ格納のためのデータ格納アドレス１８を決定するカ
ウンタ２と、データ格納アドレス１８にしたがってデー
タ信号１１を格納するＲＡＭ３とを備える。
【０００４】この従来のデータトレース回路では、トレ
ース対象のデータ信号を含む複数のデータ信号１１とこ
れらデータ信号１１のうちのトレース対象のデータ信号
を特定するデータ信号１３に一致したときのみＲＡＭ３
への格納およびカウンタ２でのカウントアップのための
パルス１７を発生させデータ格納アドレス１８を決定
し、ＲＡＭ３にデータ信号を格納している。
ース対象のデータ信号を含む複数のデータ信号１１とこ
れらデータ信号１１のうちのトレース対象のデータ信号
を特定するデータ信号１３に一致したときのみＲＡＭ３
への格納およびカウンタ２でのカウントアップのための
パルス１７を発生させデータ格納アドレス１８を決定
し、ＲＡＭ３にデータ信号を格納している。
【０００５】図４は従来のデータトレース回路の各部に
おける動作波形図である。以下に図４を参照して動作を
説明する。図４では、データ信号１１としてデータＡ，
ＢおよびＣが例示され、これらのデータ信号はある情報
処理システムの中の異なった個所にアクセスして得られ
たものとすると、通常、データ信号が安定するまでの時
間すなわちデータ安定時間が違っている。格納パルス１
２のパルス幅Ｔは常に一定とし、本例では、データＡ，
ＢおよびＣのうち確認する必要のある所望のデータ信号
をデータＡおよびＢの二つとする。
おける動作波形図である。以下に図４を参照して動作を
説明する。図４では、データ信号１１としてデータＡ，
ＢおよびＣが例示され、これらのデータ信号はある情報
処理システムの中の異なった個所にアクセスして得られ
たものとすると、通常、データ信号が安定するまでの時
間すなわちデータ安定時間が違っている。格納パルス１
２のパルス幅Ｔは常に一定とし、本例では、データＡ，
ＢおよびＣのうち確認する必要のある所望のデータ信号
をデータＡおよびＢの二つとする。
【０００６】データＡにおいては、格納パルス１２のパ
ルス幅ＴよりもデータＡのデータ安定時間の方が十分長
く、照合一致パルス１６はこのデータＡのデータ安定時
間に依存する。従って、パルス１７のパルス幅は「Ｔ」
だけ出力され、データＡがＲＡＭ３に格納され同時に格
納アドレスを０番地から１番地にカウントアップする。
一方、データＢにおいては、格納パルス１２のパルス幅
Ｔよりもデータ安定時間の方が短かい場合の例で、この
ときにはパルス１７のパルス幅は「Ｔ」よりも短かくな
ってしまう。データＣにおいては、確認する必要のない
データ信号なので、パルス１７は発生せずデータ信号１
１はＲＡＭ３には格納されない。
ルス幅ＴよりもデータＡのデータ安定時間の方が十分長
く、照合一致パルス１６はこのデータＡのデータ安定時
間に依存する。従って、パルス１７のパルス幅は「Ｔ」
だけ出力され、データＡがＲＡＭ３に格納され同時に格
納アドレスを０番地から１番地にカウントアップする。
一方、データＢにおいては、格納パルス１２のパルス幅
Ｔよりもデータ安定時間の方が短かい場合の例で、この
ときにはパルス１７のパルス幅は「Ｔ」よりも短かくな
ってしまう。データＣにおいては、確認する必要のない
データ信号なので、パルス１７は発生せずデータ信号１
１はＲＡＭ３には格納されない。
【０００７】
【発明が解決しようとする課題】上述した従来のデータ
トレース回路では、トレース対象のデータ信号のうちの
所望のデータ信号を格納するためのパルス１７は、ＲＡ
Ｍ３にデータ信号を格納するための格納パルス１２と比
較照合回路１から出力される照合一致パルス１６とをア
ンドゲート４により論理積をとって出力としているた
め、トレース対象のデータ信号１１のデータ安定時間に
依存する照合一致パルス１６がＲＡＭ３の格納パルス幅
の規格の制約を受けるという欠点がある。すなわち、図
４のデータ安定時間において、パルス１７がＲＡＭ３の
格納パルス幅の規格を満足できない場合が発生し、所望
のデータ信号１３をトレースできなくなる。従って、こ
のデータトレース回路を正常に動作させるためには、パ
ルス１７のパルス幅を格納パルス１２のパルス幅Ｔ以上
確保することが必要であり、これを満足させるための回
路（図示せず）を別に設けなければならないというハー
ドウェア回路を設計するときの問題点を有し、これによ
ってシステムのコストが増加する。
トレース回路では、トレース対象のデータ信号のうちの
所望のデータ信号を格納するためのパルス１７は、ＲＡ
Ｍ３にデータ信号を格納するための格納パルス１２と比
較照合回路１から出力される照合一致パルス１６とをア
ンドゲート４により論理積をとって出力としているた
め、トレース対象のデータ信号１１のデータ安定時間に
依存する照合一致パルス１６がＲＡＭ３の格納パルス幅
の規格の制約を受けるという欠点がある。すなわち、図
４のデータ安定時間において、パルス１７がＲＡＭ３の
格納パルス幅の規格を満足できない場合が発生し、所望
のデータ信号１３をトレースできなくなる。従って、こ
のデータトレース回路を正常に動作させるためには、パ
ルス１７のパルス幅を格納パルス１２のパルス幅Ｔ以上
確保することが必要であり、これを満足させるための回
路（図示せず）を別に設けなければならないというハー
ドウェア回路を設計するときの問題点を有し、これによ
ってシステムのコストが増加する。
【０００８】
【課題を解決するための手段】本発明のデータトレース
方法は、トレース対象のデータ信号を含む複数の第１の
データ信号とこれら第１のデータ信号のうちのトレース
対象のデータ信号を特定する第２のデータ信号とを比較
照合し、これら第１および第２のデータ信号が一致した
ときに出力される照合一致パルスによってカウントアッ
プしてデータ格納アドレスを決定し、データ格納のため
のパルス幅規格を満足する格納パルスにより前記第２の
データ信号に一致する前記第１のデータ信号を前記デー
タ格納アドレスにしたがって格納する。
方法は、トレース対象のデータ信号を含む複数の第１の
データ信号とこれら第１のデータ信号のうちのトレース
対象のデータ信号を特定する第２のデータ信号とを比較
照合し、これら第１および第２のデータ信号が一致した
ときに出力される照合一致パルスによってカウントアッ
プしてデータ格納アドレスを決定し、データ格納のため
のパルス幅規格を満足する格納パルスにより前記第２の
データ信号に一致する前記第１のデータ信号を前記デー
タ格納アドレスにしたがって格納する。
【０００９】また、本発明のデータトレース回路は、ト
レース対象のデータ信号を含む複数の第１のデータ信号
とこれら第１のデータ信号のうちのトレース対象のデー
タ信号を特定する第２のデータ信号とを比較照合し一致
したときに照合一致パルスを出力する比較照合回路と、
前記照合一致パルスによってカウントアップしデータ格
納アドレスを決定するカウンタと、データ格納のための
パルス幅規格を満足する格納パルスにより前記第２のデ
ータ信号に一致する前記第１のデータ信号を前記データ
格納アドレスにしたがって格納する記憶手段とを備え
る。
レース対象のデータ信号を含む複数の第１のデータ信号
とこれら第１のデータ信号のうちのトレース対象のデー
タ信号を特定する第２のデータ信号とを比較照合し一致
したときに照合一致パルスを出力する比較照合回路と、
前記照合一致パルスによってカウントアップしデータ格
納アドレスを決定するカウンタと、データ格納のための
パルス幅規格を満足する格納パルスにより前記第２のデ
ータ信号に一致する前記第１のデータ信号を前記データ
格納アドレスにしたがって格納する記憶手段とを備え
る。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】一般的にＣＰＵを使用する情報処理システ
ムは、ＲＯＭおよびＲＡＭを備えており、情報処理シス
テムの機能に合わせて特定のポートを必要とし、バスを
介してＣＰＵからＲＯＭ，ＲＡＭおよび各ポートにアク
セスし動作するようになっている。このシステムのデー
タ信号の内容を確認するためにデータトレース回路が用
いられる。
ムは、ＲＯＭおよびＲＡＭを備えており、情報処理シス
テムの機能に合わせて特定のポートを必要とし、バスを
介してＣＰＵからＲＯＭ，ＲＡＭおよび各ポートにアク
セスし動作するようになっている。このシステムのデー
タ信号の内容を確認するためにデータトレース回路が用
いられる。
【００１２】本発明の一実施例を示す図１を参照する
と、データトレース回路は、トレース対象のデータ信号
を含む複数のデータ信号１１とこれらデータ信号１１の
うちのトレース対象のデータ信号を特定するデータ信号
１３とを比較照合し一致したときに照合一致パルス１４
を出力する比較照合回路１と、照合一致パルス１４によ
ってカウントアップしデータ格納アドレス１５を決定す
るカウンタ２と、データ格納のためのパルス幅規格を満
足する格納パルス１２によりデータ信号１３に一致する
トレース対象のデータ信号１１をデータ格納アドレス１
５にしたがって格納するＲＡＭ３とを備える。
と、データトレース回路は、トレース対象のデータ信号
を含む複数のデータ信号１１とこれらデータ信号１１の
うちのトレース対象のデータ信号を特定するデータ信号
１３とを比較照合し一致したときに照合一致パルス１４
を出力する比較照合回路１と、照合一致パルス１４によ
ってカウントアップしデータ格納アドレス１５を決定す
るカウンタ２と、データ格納のためのパルス幅規格を満
足する格納パルス１２によりデータ信号１３に一致する
トレース対象のデータ信号１１をデータ格納アドレス１
５にしたがって格納するＲＡＭ３とを備える。
【００１３】トレース対象のデータ信号１１は前述した
バスを介して比較照合回路１およびＲＡＭ３に入力さ
れ、データトレース回路に設けたタイミング発生回路
（図示せず）が、このバスからＲＡＭ３へのデータ格納
のためのタイミングおよび規格を満足させる情報を入手
し、格納パルス１２を生成しＲＡＭ３に入力する。ま
た、データ信号１３は、保守者の指示により、データト
レース回路内に有するＣＰＵ（図示せず）によってアク
セスされるポートにあらかじめ設定され、比較照合回路
１に入力される。
バスを介して比較照合回路１およびＲＡＭ３に入力さ
れ、データトレース回路に設けたタイミング発生回路
（図示せず）が、このバスからＲＡＭ３へのデータ格納
のためのタイミングおよび規格を満足させる情報を入手
し、格納パルス１２を生成しＲＡＭ３に入力する。ま
た、データ信号１３は、保守者の指示により、データト
レース回路内に有するＣＰＵ（図示せず）によってアク
セスされるポートにあらかじめ設定され、比較照合回路
１に入力される。
【００１４】このデータトレース回路では、ＲＡＭ３の
格納パルス１２が常に出力されているため、トレース対
象のデータ信号１１はこの格納パルス１２により常時Ｒ
ＡＭ３に格納される。しかし、ＲＡＭ３のデータ格納ア
ドレス１５を決定するカウンタ２はデータ信号１１とデ
ータ信号１３とが一致したときのみ比較照合回路１の出
力パルス１４によりカウントされるので、所望のデータ
信号でないときにはカウントアップされない前の状態と
同じアドレスに上書きされ、結果的には所望のデータ信
号だけがＲＡＭ３に格納されることになる。
格納パルス１２が常に出力されているため、トレース対
象のデータ信号１１はこの格納パルス１２により常時Ｒ
ＡＭ３に格納される。しかし、ＲＡＭ３のデータ格納ア
ドレス１５を決定するカウンタ２はデータ信号１１とデ
ータ信号１３とが一致したときのみ比較照合回路１の出
力パルス１４によりカウントされるので、所望のデータ
信号でないときにはカウントアップされない前の状態と
同じアドレスに上書きされ、結果的には所望のデータ信
号だけがＲＡＭ３に格納されることになる。
【００１５】図２は本発明の一実施例の各部における動
作波形図である。以下に図２を参照して動作を説明す
る。図２では、データ信号としてデータＡ，ＢおよびＣ
が例示され、これらのデータ信号はある情報処理システ
ムの中の異なった個所にアクセスして得られたものとす
ると、通常、データ信号が安定するまでの時間すなわち
データ安定時間が違っている。格納パルス１２のパルス
幅Ｔは常に一定とし、本例では、データＡ，ＢおよびＣ
のうち確認する必要のある所望のデータ信号をデータＢ
とする。
作波形図である。以下に図２を参照して動作を説明す
る。図２では、データ信号としてデータＡ，ＢおよびＣ
が例示され、これらのデータ信号はある情報処理システ
ムの中の異なった個所にアクセスして得られたものとす
ると、通常、データ信号が安定するまでの時間すなわち
データ安定時間が違っている。格納パルス１２のパルス
幅Ｔは常に一定とし、本例では、データＡ，ＢおよびＣ
のうち確認する必要のある所望のデータ信号をデータＢ
とする。
【００１６】この場合、データＡにおいては、格納パル
ス１２によってＲＡＭ３の０番地のアドレスにデータが
格納されるが、所望のデータ信号ではないためパルス１
４が出力されないので、カウンタ２はカウントアップし
ない。データＢにおいては、格納パルス１２によってＲ
ＡＭ３の０番地のアドレスにデータＢが格納され、すな
わちデータＡに上書きされ、このときには、所望のデー
タ信号であるのでパルス１４が出力され、カウンタ２は
カウントアップされ１番地のアドレスとなる。データＣ
においては、格納パルス１２によりＲＡＭ３の１番地の
アドレスにデータＣを格納するが、所望のデータ信号で
はないのでパルス１４が出力されず、従ってカウンタ２
はデータＡのときと同様カウントアップされない。ま
た、トレース終了後ＲＡＭ３に格納されたデータ信号を
情報処理システムの中におけるＣＲＴ等の表示部（図示
せず）でモニタする場合、トレース終了後にカウンタ２
が表示しているアドレス，すなわち本実施例では１番地
より一つ手前のアドレス（本例では０番地）までが所望
のデータ信号となっているので、前述したように一つ手
前のアドレスのデータ信号までを表示部でモニタすれば
よい。
ス１２によってＲＡＭ３の０番地のアドレスにデータが
格納されるが、所望のデータ信号ではないためパルス１
４が出力されないので、カウンタ２はカウントアップし
ない。データＢにおいては、格納パルス１２によってＲ
ＡＭ３の０番地のアドレスにデータＢが格納され、すな
わちデータＡに上書きされ、このときには、所望のデー
タ信号であるのでパルス１４が出力され、カウンタ２は
カウントアップされ１番地のアドレスとなる。データＣ
においては、格納パルス１２によりＲＡＭ３の１番地の
アドレスにデータＣを格納するが、所望のデータ信号で
はないのでパルス１４が出力されず、従ってカウンタ２
はデータＡのときと同様カウントアップされない。ま
た、トレース終了後ＲＡＭ３に格納されたデータ信号を
情報処理システムの中におけるＣＲＴ等の表示部（図示
せず）でモニタする場合、トレース終了後にカウンタ２
が表示しているアドレス，すなわち本実施例では１番地
より一つ手前のアドレス（本例では０番地）までが所望
のデータ信号となっているので、前述したように一つ手
前のアドレスのデータ信号までを表示部でモニタすれば
よい。
【００１７】一般的にＲＡＭの格納パルスは、ＲＡＭの
規格により格納パルスのパルス幅が規定されているが、
この規格に比べカウンタのカウントアップ用のパルス幅
は非常に短かい時間のパルス幅で十分である。
規格により格納パルスのパルス幅が規定されているが、
この規格に比べカウンタのカウントアップ用のパルス幅
は非常に短かい時間のパルス幅で十分である。
【００１８】本実施例では、データトレース回路の記憶
手段としてＲＡＭの例を示したが、ＤＲＡＭを用いて構
成してもよい。
手段としてＲＡＭの例を示したが、ＤＲＡＭを用いて構
成してもよい。
【００１９】
【発明の効果】以上説明したように本発明によれば、デ
ータ信号を格納するための格納パルスにより常時、記憶
手段にトレース対象のデータ信号を格納し、所望のデー
タ信号でないときには同じアドレスに上書きし、所望の
データ信号のときにはこのアドレスをカウントアップす
るように構成したので、結果として記憶手段には所望の
データ信号のみが格納され、比較照合回路と記憶手段に
格納するための格納パルスとが無関係になり、確実に所
望のデータ信号をトレースできる。すなわち、記憶手段
にデータ信号を格納するための格納パルス幅を満足する
格納パルスがトレース対象のデータ安定時間に依存して
いないため、記憶手段の格納パルス幅の規格の制約を受
けることがなくなり、ハードウェア回路設計上の問題を
回避することができるとともに、回路の簡略化により経
済的なシステムを構築することができる。
ータ信号を格納するための格納パルスにより常時、記憶
手段にトレース対象のデータ信号を格納し、所望のデー
タ信号でないときには同じアドレスに上書きし、所望の
データ信号のときにはこのアドレスをカウントアップす
るように構成したので、結果として記憶手段には所望の
データ信号のみが格納され、比較照合回路と記憶手段に
格納するための格納パルスとが無関係になり、確実に所
望のデータ信号をトレースできる。すなわち、記憶手段
にデータ信号を格納するための格納パルス幅を満足する
格納パルスがトレース対象のデータ安定時間に依存して
いないため、記憶手段の格納パルス幅の規格の制約を受
けることがなくなり、ハードウェア回路設計上の問題を
回避することができるとともに、回路の簡略化により経
済的なシステムを構築することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の一実施例の各部における動作波形図で
ある。
ある。
【図３】従来のデータトレース回路の一例を示すブロッ
ク図である。
ク図である。
【図４】従来のデータトレース回路の各部における動作
波形図である。
波形図である。
１ 比較照合回路 ２ カウンタ ３ ＲＡＭ １１，１３ データ信号 １２ 格納パルス １４ 照合一致パルス １５ データ格納アドレス
Claims (3)
- 【請求項１】トレース対象のデータ信号を含む複数の第
１のデータ信号とこれら第１のデータ信号のうちのトレ
ース対象のデータ信号を特定する第２のデータ信号とを
比較照合し、これら第１および第２のデータ信号が一致
したときに出力される照合一致パルスによってカウント
アップしてデータ格納アドレスを決定し、データ格納の
ためのパルス幅規格を満足する格納パルスにより前記第
２のデータ信号に一致する前記第１のデータ信号を前記
データ格納アドレスにしたがって格納することを特徴と
するデータトレース方法。 - 【請求項２】トレース対象のデータ信号を含む複数の第
１のデータ信号とこれら第１のデータ信号のうちのトレ
ース対象のデータ信号を特定する第２のデータ信号とを
比較照合し一致したときに照合一致パルスを出力する比
較照合回路と、前記照合一致パルスによってカウントア
ップしデータ格納アドレスを決定するカウンタと、デー
タ格納のためのパルス幅規格を満足する格納パルスによ
り前記第２のデータ信号に一致する前記第１のデータ信
号を前記データ格納アドレスにしたがって格納する記憶
手段とを備えることを特徴とするデータトレース回路。 - 【請求項３】前記記憶手段がＲＡＭおよびＤＲＡＭのい
ずれかであることを特徴とする請求項２記載のデータト
レース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214672A JPH0764818A (ja) | 1993-08-31 | 1993-08-31 | データトレース方法および回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214672A JPH0764818A (ja) | 1993-08-31 | 1993-08-31 | データトレース方法および回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764818A true JPH0764818A (ja) | 1995-03-10 |
Family
ID=16659667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5214672A Pending JPH0764818A (ja) | 1993-08-31 | 1993-08-31 | データトレース方法および回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764818A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0916439A (ja) * | 1995-06-27 | 1997-01-17 | Saitama Nippon Denki Kk | 特定データトレース装置 |
-
1993
- 1993-08-31 JP JP5214672A patent/JPH0764818A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0916439A (ja) * | 1995-06-27 | 1997-01-17 | Saitama Nippon Denki Kk | 特定データトレース装置 |
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| A02 | Decision of refusal |
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