JPH0764850A

JPH0764850A - 塗り潰し描画装置

Info

Publication number: JPH0764850A
Application number: JP5216165A
Authority: JP
Inventors: Kazuo Sukai; 和雄須貝; Hiroshi Tsuzaki; 寛津崎; Noritake Kurokawa; 能毅黒川; Hideo Haruta; 日出雄春田; Yasuhiro Furukawa; 泰宏古川; Hitoshi Kawaguchi; 仁川口; Kaoru Okayama; 薫岡山
Original assignee: Hitachi Ltd; Hitachi Microsoftware Systems Inc
Current assignee: Hitachi Ltd; Hitachi Industry and Control Solutions Co Ltd
Priority date: 1993-08-31
Filing date: 1993-08-31
Publication date: 1995-03-10

Abstract

(57)【要約】【目的】画像メモリ上の大きい領域の一つの画素値、ま
たは、周期パタンでの塗り潰しを、書き込みデータが変
わらない場合に高速化する。【構成】計算機システムの出力装置へ出力する画像デー
タを画素の情報として記憶する画像メモリに対して、画
素値による塗り潰しを行なう塗り潰し描画部１２におい
て、塗り潰し描画シーケンサ１２０内の横スキャンシー
ケンサ１２０１により、画像メモリへの連続する書き込
みにおいて書き込みデータが変化するか否かを判定す
る。書き込みデータが変化しないと判定されたとき、画
像メモリ制御シーケンサ１２１により、書き込みデータ
の切り替え時間による制限よりも高速に、画像メモリへ
の書き込みを連続して行なう書き込み制御を行ない、塗
り潰し描画を高速化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムの表示
画面の各画素のデータを記憶している画像メモリ、また
は、プリンタに打ち出す画像データを記憶している画像
メモリに対する、描画データの書き込みを制御する装置
に係わり、画像メモリ上の大きい領域を一つの画素値、
または、周期パタンで塗り潰す処理を、高速化する手段
に関するものである。

【０００２】

【従来の技術】従来、コンピュータの画面情報、また
は、プリンタに出力する画像情報を画素単位で格納して
いる画像メモリへの１画素幅の水平方向の直線の領域の
塗り潰し処理、または、矩形領域の塗り潰し処理は、そ
れぞれ、水平方向のスキャン、水平方向の１次スキャン
と垂直方向の２次スキャンで行われ、各水平方向のスキ
ャンによる塗り潰し処理は、画像メモリを構成するダイ
ナミックメモリ、または、画像用デュアルポートメモリ
のページライト機能を使用して高速化が図られていた。
この種の塗り潰し方式としては、特開平4-137186号公報
記載の「高速水平線描画制御方式」が挙げられる。

【０００３】ここで、ダイナミックアクセスメモリ（DR
AM）の基本動作について説明する。

【０００４】DRAMでは、/RAS(Row Address Strobe)と/C
AS（Column Address Strobe)という２本の制御信号を基
本とし、制御を行う。ここで'/'は、オーバーバーの代
りを意味する。

【０００５】その他に、/OE(Output Enable)と/WE(Writ
e Enable) という信号を用い、リード、ライトの区別を
制御する。

【０００６】DRAMの通常の、リードまたはライトアクセ
スは図１４に示すように、/RAS、/CASを順に立ち下げる
ことにより行う。リードまたはライトのアドレスの指定
は、/RAS、及び、/CASの立ち下げ時に、アドレス信号線
にRA(Row Address)とCA(Column Address)と呼ばれる２
つのアドレスを指定することにより行う。

【０００７】リードとライトの区別は、/OEと/WEで行
う。

【０００８】DRAMのリードとライトに関するモードは、
Early Writeと呼ばれるモードとEarly Writeでないモー
ドとの２つに分類することができる。この２つのモード
は、/CASの立ち下げ時の/WEの値により区別され、/CAS
の立ち下げ時に/WEの値がLoの場合、Early Writeモード
となり、/CASの立ち下げ時に/WEの値がHiの場合、Early
Writeでないモードとなる。

【０００９】Early Writeモード(図１５)では、/OEの値
に関係無く(/OEに関しては後出)、データ入出力は入力
モードとなり、/CASの立ち下がり時のデータ入力が、DR
AMのRA、CAで指定される位置に書き込まれる。

【００１０】Early Writeでないモード(図１７)では、/
OEと/CASが共にLoの期間、データ入出力が出力モードと
なり、DRAMのRA、CAで指定される位置のデータがデータ
入出力から出力される(図１７(a))。また、/CASを立ち
下げた後、/OEをHiに保ち、データ入出力を入力状態に
し、データを外部から入力した状態で/WEを立ち下げる
と、/WEの立ち下げ時のデータ入出力の値が、DRAMのR
A、CAで指定される位置に書き込まれる(図１７(b))。こ
のライト法をDelayed Writeと呼ぶ。

【００１１】Early Writeでないモードで、リードとDel
ayed Writeを/CASをLoに保ったまま連続して行うことが
できる(図１７(c))。このときには、DRAMのRA、CAで指
定される位置を読んだ後、同じ位置に、データを書き込
むことが出来る。このアクセス法をリードモディファイ
ライトと呼ぶ。これは、同じ位置のリードとライトを連
続して行う処理を高速化するのに有効である。この例と
しては、複数のビットに同時に書き込むメモリシステム
で、元のデータの一部を書き換えたいときに、１回読ん
で、一部を更新し、書き戻す場合が挙げられる。

【００１２】尚、１ビット構成(メモリパッケージから
データが１ビットしか出ていない構成)では、/OEが無
く、データの入力と出力が別信号になっている。

【００１３】次に、ページアクセスについて説明する。

【００１４】Row Addressが等しい連続したアクセス間
では、/RASをLoに保ったまま、/CASの立ち下げ、立ち上
げを繰り返すことでアクセスが実行できる(図１６)。/R
ASをLoに保ったまま、２回以上のアクセスを行うことを
ページアクセスと呼ぶ。ページアクセスでは、リード、
アーリーライト、ディレイドライト、及び、リードモデ
ィファイライトを混在させることができるが、ライトだ
けをページアクセスで行うことを特に、ページライトア
クセス、リードだけをページアクセスで行うことを特
に、ページリードアクセスと呼ぶ。

【００１５】さらに、セットアップ時間及びホールド時
間について説明する。

【００１６】ページライト中は、/CASの立ち下がりのタ
イミングでのアドレス及びデータの値が、DRAM中で、そ
れぞれColumn Address、及び、ライトデータとして使用
されるが、/CASの立ち下がりの瞬間にアドレスまたはデ
ータが変化した場合、DRAMは、/CASの立ち下がりの瞬間
のアドレス、または、データを特定することができず、
動作は保証されない。DRAMの動作を保証するためには、
DRAMを制御する回路は、/CASの立ち下がりの瞬間の前後
で、個々のDRAM製品の仕様として決った時間だけ、アド
レス、及び、データを一定の値にしておかなければなら
ない。

【００１７】/CASの立ち下がりの前に、アドレスを確定
させておかなければならない時間をアドレスセットアッ
プ時間、/CASの立ち下がりの後に、アドレスを保持して
おかなければならない時間をアドレスホールド時間、/C
ASの立ち下がりの前に、データを確定させておかなけれ
ばならない時間をデータセットアップ時間、/CASの立ち
下がりの後に、データを保持しておかなければならない
時間をデータホールド時間、と呼ぶ。

【００１８】さらに、マスク機能付きメモリについて説
明する。

【００１９】画像用デュアルポートメモリでは、/RASの
立ち下がり時のデータ入力の値を、それに続くライト動
作時のビット毎のマスクとして使用することができる
(図１８)。この機能のことを、ライトパービット機能と
呼ぶ。この機能は、/RASの立ち下がり時に、/WEをLoに
することで、有効になる。/RASの立ち下がり時に、/WE
をHiにすると、マスク機能は働かず、従来のDRAMと同様
に、全ビットへの書き込みが行われる。

【００２０】

【発明が解決しようとする課題】大きな領域の塗り潰し
処理では、ページライトアクセスを行っている時間が、
全体の処理時間の大部分を占めるので、ページライトサ
イクル時間（ページアクセスで、ライトを連続して行っ
た時の、１回のライトに要する時間）を短くすることが
高性能化に有効である。

【００２１】ページライトでは、個々のDRAM製品の仕様
として規定されているところの、/CASの繰り返し周期で
ある/CASページサイクル時間の最小値、アドレスのセッ
トアップ時間及びホールド時間の最小値、データのセッ
トアップ時間及びホールド時間の最小値が、ページライ
トサイクル時間短縮の妨げとなっていた（図６）。

【００２２】特に、図７に示すように、塗り潰し描画手
段が、メモリの制御信号とアドレスは同じＬＳＩから出
力され、データは別のＬＳＩから出力されるという構成
を取る場合、制御信号とアドレスの間のタイミングのス
キューは小さいが、制御信号とデータの間のタイミング
のスキューは大きいという事態が生じ、図１９に示すよ
うに、/CASに対しデータが進んだ場合は、データホール
ド時間が厳しくなり、/CASに対しデータが遅れた場合
は、データセットアップ時間が厳しくなる。

【００２３】また、メモリとの間の全ての信号が、一つ
のＬＳＩから出力される構成を取る場合でも、図２０に
示すように、ＬＳＩの出力信号ピンの同時変化ノイズの
制限から、信号線の本数が多いデータ信号線の出力ドラ
イバだけを、その他の信号線の出力ドライバより低速の
出力ドライバで構成する場合があり、この場合も、図２
１に示すように、バッファ自体の伝幡時間のばらつき
が、高速のバッファよりも低速のバッファの方が大き
く、ディレイが小さくなった場合は、データホールド時
間が厳しくなり、ディレイが大きくなった場合は、デー
タセットアップ時間が厳しくなる。

【００２４】このような従来の技術によるページライト
サイクル時間（インターリーブしない場合）を、図２２
に示す。また、インターリーブする場合のページライト
サイクル時間を図２３に示す。インターリーブについて
は後述する。

【００２５】本発明の目的は、ページライトサイクル時
間を短縮し、塗り潰し処理を高速化することを目的とす
る。

【００２６】

【課題を解決するための手段】上記課題を解決するため
に、本発明によれば、計算機システムの出力装置へ出力
する画像データを画素の情報として記憶する画像メモリ
に対して、画素値による塗り潰しを行なう塗り潰し描画
装置において、画像メモリへの連続する書き込みにおい
て、書き込みデータが変化するか否かを判定する判定手
段と、該判定手段により書き込みデータが変化しないと
判定されたとき、書き込みデータの切り替え時間による
制限よりも高速に、画像メモリへの書き込みを連続して
行なう書き込み制御手段とを備えることができる。

【００２７】また、計算機システムの出力装置へ出力す
る画像データを画素の情報として記憶する複数の画像メ
モリに対して、画素値による塗り潰しをインターリーブ
で行なう塗り潰し描画装置において、インターリーブの
各画像メモリへの書き込みデータ、及び、画像メモリへ
の連続する書き込みにおける書き込みデータか変化する
か否かを判定する判定手段と、該判定手段により書き込
みデータが変化しないと判定されたとき、各画像メモリ
への書き込み制御信号を同時に出力し、かつ、連続する
書き込みにおいて、データの切り替え時間による制限よ
りも高速に、画像メモリへの書き込みを連続して行なう
書き込み制御手段とを備えることもできる。

【００２８】

【作用】インターリーブを使用していない画像メモリシ
ステムにおいて、一つの画素値での塗り潰しであるとい
う条件が成り立つか否かを判定する。この条件が成り立
つ場合には、ページアクセスでの連続する書き込みの間
でデータが変化しないという性質を利用して、データの
セットアップ時間及びホールド時間の制限を無くすこと
により、ページサイクル時間を、データのセットアップ
時間及びホールド時間の制限以下に変え、ページサイク
ル時間を短縮する。

【００２９】インターリーブを使用している画像メモリ
システムにおいて、一つの画素値での塗り潰しであると
いう条件が成り立つか否かを判定する。この条件が成り
立つ場合には、各バンク間で書き込みデータが等しいと
言う性質を利用して、全バンクの/CASを同時に立ち下
げ、かつ、ページアクセスでの連続する書き込みの間で
データが変化しないという性質を利用して、データのセ
ットアップ時間及びホールド時間の制限を無くすことに
より、ページサイクル時間を、データのセットアップ時
間及びホールド時間の制限以下に変え、ページサイクル
時間を短縮する。

【００３０】インターリーブを使用しておらず、かつ、
画像メモリへの１回の書き込みで、複数画素に書き込む
構成の画像メモリシステムにおいて、塗り潰しパタンの
横方向の周期の整数倍が、１回の書き込みで書き込む領
域の横方向の画素数と等しいという条件が成り立つか否
かを判定する。この条件が成り立つ場合には、ページア
クセスでの連続する書き込みの間でデータが変化しない
という性質を利用して、データのセットアップ時間及び
ホールド時間の制限を無くすことにより、ページサイク
ル時間を、データのセットアップ時間及びホールド時間
の制限以下に変え、ページサイクル時間を短縮する。

【００３１】インターリーブを使用しており、かつ、各
バンクへの１回の書き込みで、複数画素に書き込みを行
う構成の画像メモリシステムにおいて、塗り潰しパタン
の横方向の周期の整数倍が、各バンクの１回の書き込み
で書き込む領域の横方向の画素数と等しいという条件が
成り立つか否かを判定する。この条件が成り立つ場合に
は、各バンク間で書き込みデータが等しいと言う性質を
利用して、全バンクの/CASを同時に立ち下げ、かつ、ペ
ージアクセスでの連続する書き込みの間でデータが変化
しないという性質を利用して、データのセットアップ時
間及びホールド時間の制限を無くすことにより、ページ
サイクル時間を、データのセットアップ時間及びホール
ド時間の制限以下に変え、ページサイクル時間を短縮す
る。

【００３２】

【実施例】図１に、本発明を実施するための、計算機シ
ステムを示す。１０は、システム全体を制御する中央処
理装置（ＣＰＵ）、１１はＣＰＵが動作するための命令
及びデータを格納する主記憶装置、１２は本発明による
塗り潰し描画を行う塗り潰し描画部、１３は画像メモ
リ、１４は画像メモリの格納データを表示色に変換する
カラールックアップテーブル、１５は表示装置である。
塗り潰し描画部１２は、ＣＰＵ１０からの設定により、
画像メモリ上に取られた画像領域内の１画素幅の水平方
向の直線の領域、または、矩形の領域を、１つの値また
は、水平方向および垂直方向に周期を持つ周期パタンで
塗り潰す。図１では、塗り潰し描画部１２は、一つの大
規模集積回路（ＬＳＩ）として描いてあるが、塗り潰し
描画部内の、画像メモリへ描画するものの形の制御、及
び、画像メモリ制御手段の起動を行う塗り潰し描画シー
ケンサと、画像メモリの制御を行う画像メモリ制御シー
ケンサと、データを作成するデータ作成部の、全て、あ
るいは一部が、別のＬＳＩになっていても良い。

【００３３】次に、塗り潰し描画部１２（図１参照）が
描画するものの形状について、図２を用い、説明する。
塗り潰し描画部１２は、水平方向の１画素幅の直線の領
域２０、及び、矩形の領域２１を塗り潰す。これらの形
の指定は、例えば、ＣＰＵが、塗り潰し描画部１２の所
定のレジスタに、領域を指定するための値を設定するこ
とにより行われる。これらの領域を指定するためのレジ
スタの組み合わせは、例えば、水平方向の１画素幅の直
線の領域の場合、左端の座標と幅（図２（ａ））、また
は、左端の座標の水平および垂直方向成分と右端の座標
の水平方向成分（図２（ｂ））であり、矩形の領域の場
合、左上の座標と大きさ（図２（ｃ））、または、左上
の座標と右下の座標（図２（ｄ））である。

【００３４】次に塗り潰し描画部１２（図１参照）の構
成を図３を用い、説明する。塗り潰し描画部１２は、書
き込む形の制御、及び、画像メモリ制御シーケンサ１２
１の起動を行う塗り潰し描画シーケンサ１２０、画像メ
モリの制御を行う画像メモリ制御シーケンサ１２１、描
画データを作成するデータ作成部１２２からなる。さら
に、塗り潰し描画シーケンサ１２０は、塗り潰す矩形領
域の縦方向のスキャンを行う縦スキャンシーケンサ１２
００、及び、横方向のスキャンを行う横スキャンシーケ
ンサ１２０１から成る。

【００３５】次に、縦スキャンシーケンサ１２００、及
び、横スキャンシーケンサ１２０１の動作を図３を用い
説明する。縦スキャンシーケンサ１２００は、例えば、
ＣＰＵ１０（図１参照）からのレジスタ設定により描画
の起動が掛けられると、塗り潰し位置を縦方向にスキャ
ンしながら、横スキャンシーケンサ１２０１を起動す
る。

【００３６】横スキャンシーケンサ１２０１は、縦スキ
ャンシーケンサ１２００から起動が掛けられると、横方
向にスキャンしながら、塗り潰しを行う。また、画像メ
モリ１３への１回の書き込みは、書き込みの境界が画像
メモリに対し固定の横線の領域、または、書き込みの境
界が画像メモリに対し固定の矩形領域とし、横スキャン
シーケンサ１２０１は、左から順番に、画像メモリ制御
シーケンサ１２１の起動を行うと同時に、上辺、下辺、
左辺、右辺の書き込みに対して、一般に、書き込み単位
と描画物の境界が合っていないので、境界のマスクを発
生させる。

【００３７】境界のマスクの形を、図４を用い説明す
る。図４は、矩形２１を塗り潰すときのスキャン順序及
び、各書き込みでのマスク（網掛で示す）を示したもの
である。最も上の横スキャン３０は、左辺、右辺のマス
クと上辺のマスクから成り、最も下の横スキャン３２
は、左辺、右辺のマスクと下辺のマスクから成り、それ
以外の横スキャン３１は、左辺、右辺のマスクから成
る。例えば、３００は、最も上の横スキャンの最も左の
書き込みに対応する領域であり、上辺と左辺のマスクか
ら成っている。

【００３８】最も上でも、最も下でもない横スキャン時
の左辺、右辺の画素マスクの実現方法は、例えば図５に
示す３種類ある。以下、この３種類について、図５及び
図５の（ａ），（ｂ），（ｃ）にそれぞれ対応したタイ
ムチャートである図１３を用い、説明する。

【００３９】１番目の方法である図５（ａ）に示す方法
は、１回に書き込む各々の画素が異なるダイナミックメ
モリチップに対応するようにメモリを割り当て、チップ
の制御信号、例えば/CASを各画素毎に設け、各々を制御
することにより、画素方向の書く／書かないを制御する
方法である。この方法では、１ラインの描画に渡ってペ
ージアクセス機能が使用できる。タイムチャート（図１
３）との対応を以下に示す。左端（図５の４１０）で
は、複数の/CAS信号（図１３では、代表として、２本の
/CAS信号（ /CASa , /CASb ）を示す）の内の一部を立
ち下げてライト（４１０Ｗ）を行い、中間（４１１）で
は、全/CASを立ち下げてライト（４１１Ｗ）を行い、右
端（４１２）では、/CASの一部を立ち下げてライト（４
１２Ｗ）を行う。

【００４０】２番目の方法である図５（ｂ）に示す方法
は、塗り潰し描画部１２内に、書き込み先のデータを読
み込み、一部だけを更新し、書き戻す方法である。この
方法では、リードとライトの間は、リードモディファイ
ライトサイクル、または、リードサイクルとライトサイ
クルの間のページアクセス機能が使用でき、横線の中間
の部分との間も続けてページアクセス機能が使用でき
る。タイムチャート（図１３）との対応を以下に示す。
左端（４１０）では、リード（４１０Ｒ）後、ライト
（４１０Ｗ）を行い、中間（４１１）では、ライトのみ
を行い（４１１Ｗ）、右端（４１２）では、リード（４
１２Ｒ）後、ライト（４１２Ｗ）を行う。

【００４１】３番目の方法である図５（ｃ）に示す方法
は、画像メモリに画像用デュアルポートメモリを使用
し、画像用デュアルポートメモリの機能であるライトパ
ービット機能を使用する方法である。この方法では、左
端と、右端は、画素方向のマスクが変わるのでページア
クセス機能が使用できないが、水平線の中間の部分は画
素方向のマスクが変わらないのでページアクセス機能を
使用することができる。タイムチャート（図１３）との
対応を以下に示す。左端（４１０）では、マスクを設定
（４１０Ｍ）後、ライト（４１０Ｗ）を行い、中間（４
１１）では、マスクを解除（４１１Ｍ：全ビット書き込
み許可とする）後、ライト（４１１Ｗ）を行い、右端
（４１２）では、マスクを設定（４１２Ｍ）後、ライト
（４１２Ｗ）を行う。

【００４２】上記、３例における、画像メモリのリード
サイクル及びライトサイクルの起動、及び、ページアク
セスを行うか否かの指示は、横スキャンシーケンサが行
い、画像メモリ制御シーケンサは、横スキャンシーケン
サの指示に従って、画像メモリのサイクルを起こす。

【００４３】画像メモリの１回に書き込まれる領域の横
方向の大きさに比べ、塗り潰す領域の横方向の大きさが
大きければ大きいほど、ページアクセスでライトを繰り
返す処理が、描画処理の多くの時間を占めるので、ペー
ジアクセスでライトを繰り返すときの１回のライトに掛
かる時間（ページライトサイクル時間）を短くすること
で、性能向上を図ることができる。ページライトサイク
ル時間を制限するものは、図６に示すメモリの/CAS信号
のページライトサイクル時間、カラムアドレスの/CASの
立ち下がりに対するセットアップ時間及びホールド時
間、書き込みデータの/CASの立ち下がりに対するセット
アップ時間及びホールド時間である。これらの内、最も
制限が厳しいものは、代表的なダイナミックメモリの仕
様では、/CASのページライトサイクル時間である。

【００４４】しかし、図７に示すように、塗り潰し描画
シーケンサ（図３（１２０））及び画像メモリ制御シー
ケンサ（図３（１２１））からなるシーケンサＬＳＩ１
２３と、データ作成部（図３（１２２）と同等のもの）
だけからなるデータ作成ＬＳＩ１２４とが別のＬＳＩに
なっている場合、/CAS信号とアドレスは同一のシーケン
サＬＳＩ１２３から出力されるが、データは別のデータ
作成ＬＳＩ１２４から出力されるという場合が生じる。

【００４５】この場合には、/CAS信号とアドレス信号の
間のタイミングのスキューは、これらの信号を作成する
ためのタイミングが、ＬＳＩへの同一の入力クロックか
ら作成され、また、ＬＳＩの作成時のプロセスの違いも
無いために、小さく抑えられる。

【００４６】これに対し、/CAS信号とデータ信号の間の
タイミングのスキューは、これらの信号を作成するため
のタイミングの元となるクロックが、クロック発生器か
らＬＳＩ１２３、１２４に到達するまでの配線長に差が
あることによる伝播遅延の差、また、ＬＳＩ１２３、１
２４の作成時のプロセスの違い、動作時の温度の差、及
び、電源電圧の差があるためにスキューが大きくなる。

【００４７】スキューまで考慮すると、/CASの立ち下が
りに対するアドレスのセットアップ時間及びホールド時
間は、メモリの仕様を満足させられるが、/CASの立ち下
がりに対するデータのセットアップ及びホールド時間
は、満足させられないという事態が生じる。

【００４８】また、/CAS等の制御信号、アドレス信号、
及び、データ信号が全て同一のＬＳＩから出力される場
合でも、一般に、/CAS等の制御信号線及びアドレス信号
線に比べ、データ信号線の本数の方が多いので、出力信
号線の同時変化ノイズによるＬＳＩの誤動作や、装置外
部に輻射される電磁輻射の制限から、制御信号線及びア
ドレス信号線を駆動するドライバには高速のドライバを
使用できるが、データ信号線を駆動するドライバには高
速のドライバを使用できず、アドレス信号線は/CASに対
するセットアップ及びホールド時間を満足させられる
が、データ信号線は/CASに対するセットアップ時間及び
ホールド時間を満足させられないという事態が生じる。

【００４９】本発明は、上記の例のように、データの/C
ASに対するセットアップ時間及びホールド時間が最も厳
しい場合に適用し、ページライトサイクル時間をアドレ
スの/CASに対するセットアップ時間及びホールド時間、
または/CASのページライトサイクル時間による制限まで
高速化するものである。この方法でページライトサイク
ルを高速化した場合のタイムチャートを図９に示す。図
９で、ハッチングを施した部分は、信号間のスキューに
より、データが確定しない期間を示す。図９の（ａ）
は、ページ間でデータが変化する場合であり、/CASの立
ち下がりに対するデータのセットアップ時間及びホール
ド時間がページライトサイクルの短縮化の際のネックに
なっている。図９の（ｂ）は、ページ間でデータが変化
しない場合であり、/CASの立ち下がりに対するアドレス
のセットアップ時間及びホールド時間、または、/CASペ
ージライトサイクル時間のいずれかがネックとなるま
で、ページライト時間を高速化することができる。

【００５０】また、実際のダイナミックメモリの仕様で
は、/CASのページライトサイクル時間の制約が、最も厳
しく、/CASのページライトサイクル時間によりページラ
イトサイクル時間が規定され、本発明が意味を成さない
場合でも、メモリアクセスにインターリーブを使用する
と、/CASのライトサイクル時間がネックにならなくなく
なり、本発明が意味を成すようになる。

【００５１】インターリーブとは、図８に示すように、
複数のメモリバンク１３０、１３１に対し、アドレス、
及び、データを共通に接続し、制御信号のみを各バンク
毎に接続し、各バンク毎の制御信号のタイミングをずら
すことにより、バンク毎に制御を行うものである。例え
ば、ライト時には、各バンクで/CASまたは/WEの立ち下
がりのタイミングをずらし、書き込みデータを各/CASの
立ち下がり時に確定させることで、バンク毎に各バンク
に対応するデータを書き込み、リード時には、各バンク
で/CASまたは/OEを順に低レベルにすることによりリー
ドデータを各バンクから順に出力させ、順にメモリを制
御するＬＳＩ内に取り込むものである。

【００５２】本発明では、インターリーブを行っている
メモリシステムにおいて、１つの値での塗り潰しのよう
に、各バンクの間のデータが等しい場合、全バンクの/C
ASを同時に立ち下げるようにし、/CASのページライトサ
イクル時間または、アドレスのセットアップ時間及びホ
ールド時間の制限値まで、ページライトサイクル時間を
高速化する。この方法でページライトサイクルを高速化
した場合のタイムチャートを図１０に示す。図１０のａ
は、インターリーブのバンク間でデータが変化する場合
であり、/CASの立ち下がりに対するデータのセットアッ
プ時間及びホールド時間がページライトサイクルの短縮
化の際のネックになっている。図１０のｂは、インター
リーブのバンク間でデータが変化しない場合であり、/C
ASの立ち下がりに対するアドレスのセットアップ時間及
びホールド時間、または、/CASページライトサイクル時
間のいずれかがネックとなるまで、ページライト時間を
高速化することができる。

【００５３】また、本発明は、インターリーブを使用し
ていないメモリシステムで、ページアクセスでの連続す
る書き込みの間で書き込みデータが変わらない場合、及
び、インターリーブを使用しているメモリシステムで、
各バンクに書き込むデータが互いに等しく、かつ、ペー
ジアクセスでの連続する書き込みの間で書き込みデータ
が変わらない場合に使用できるので、この条件を満たせ
ば、１つの値での塗り潰しでなく、塗り潰しパタンでの
塗り潰しの場合でも本発明を適用できる。

【００５４】インターリーブを行っていない場合に、ど
のような場合にページライトサイクル時間を短縮する
か、または、インーターリーブを行っている場合に、ど
のような場合に/CASを同時に立ち下げることに加え、ペ
ージライトサイクル時間を短縮するかの判定は、塗り潰
し描画部１２（図３参照）内の横線描画シーケンサ（図
３（１２０１））が行う。パタンの設定方法の例と、パ
タンの設定方法に対応する判定手段の例を図１１，図１
２に４つ示す。

【００５５】図１１，図１２に示す４つの例は、パタン
の設定方法が異なる、４種類の塗り潰し描画部に対応す
るものであり、１つの塗り潰し描画部では、パタンの設
定方法は、通常は、このうちのどれか１つに決ってい
る。

【００５６】１番目の例（図１１（ａ））のパタンの設
定方法は、周期パタンと、パタンの周期を塗り潰し描画
部１２（図３参照）内のレジスタに設定するものであ
る。この場合、本発明においては、塗り潰し描画部１２
は、周期パタン１４００の横方向の周期ｓ１４１０の整
数倍が、画像メモリに１回に書き込まれる大きさ１４０
１（図４においては３００，図５においては４１０〜４
１２）の横方向の画素数ａ１４１１になっているという
条件を満たしているか否かを判定する。１回に書き込ま
れるデータは、各々、図３のデータ作成部内のメモリに
保持される。

【００５７】前記条件を満たしていないと判定された場
合には、ページライトサイクル時間を、インターリーブ
を行なっていないときには図９（ａ）、インターリーブ
を行なっている場合には図１０（ａ）のようにする。こ
のサイクル時間は、従来と等しい。

【００５８】前記条件を満たしていると判定されたとき
には、ページライトサイクル時間を、インターリーブし
ていない場合には図９（ｂ）、インターリーブを行なっ
ている場合には図１０（ｂ）のようにする。

【００５９】すなわち、インターリーブを行なっていな
い場合には、/CASページライトサイクル、または、アド
レスの/CASに対するセットアップ時間及びホールド時間
の制限まで、ページライトサイクル時間を短縮する。ま
た、インターリーブを行っている場合には、/CASを同時
に立ち下げることに加え、/CASページライトサイクル、
または、アドレスの/CASに対するセットアップ時間及び
ホールド時間の制限まで、ページライトサイクル時間を
短縮する。

【００６０】図１１（ａ）で例えば、設定できるパタン
の最大の大きさ１４０２の横幅ｓｍａｘ１４１２が１６
であり、設定する周期パタンの横方向の周期ｓ１４１０
が１，２，４，８または１６で、１回の書き込みで書き
込まれる大きさの横方向の画素数ａ１４１１が８の場
合、設定する周期パタンの横方向の周期ｓ１４１０に、
１回の書き込みで書き込まれる大きさの横方向の画素数
ａ１４１１以下である１、２、４、８が設定されたとき
にのみ、/CASページライトサイクル、または、アドレス
の/CASに対するセットアップ時間及びホールド時間の制
限まで、ページライトサイクル時間を短縮する（すなわ
ち図９（ｂ）のようにする）。また、インターリーブを
行っている場合には、/CASを同時に立ち下げることに加
え、/CASページライトサイクル、または、アドレスの/C
ASに対するセットアップ時間及びホールド時間の制限ま
で、ページライトサイクル時間を短縮する（すなわち図
１０（ｂ）のようにする）。

【００６１】２番目の例（図１１（ｂ））のパタンの設
定方法は、固定の大きさの周期パタン１４００を、全
て、塗り潰し描画部１２（図３参照）内のレジスタに設
定するものである。この場合、塗り潰し描画部１２は、
設定されたパタン１４００を、画像メモリに１回に書き
込まれる大きさ１４０１の横方向の画素数ａ１４１１ず
つ区切り、区切られたそれぞれを互いに比較し、全て等
しいという条件を満たしているか否かを判定する。

【００６２】この条件を満たしていないと判定された場
合には、ページライトサイクル時間を、インターリーブ
を行なっていない場合には図９（ａ）、インターリーブ
を行なっている場合には図１０（ａ）のようにする。こ
のサイクル時間は、従来と等しい。

【００６３】前記条件を満たしていると判定された場合
には、ページライトサイクル時間を、インターリーブし
ていない場合には図９（ｂ）、インターリーブ時には図
１０（ｂ）のようにする。

【００６４】すなわち、インターリーブを行なっていな
い場合には、/CASページライトサイクル、または、アド
レスの/CASに対するセットアップ時間及びホールド時間
の制限まで、ページライトサイクル時間を短縮する。

【００６５】また、インターリーブを行っている場合に
は、/CASを同時に立ち下げることに加え、/CASページラ
イトサイクル、または、アドレスの/CASに対するセット
アップ時間及びホールド時間の制限まで、ページライト
サイクル時間を短縮する。

【００６６】図１１（ｂ）で、設定する周期パタン１４
００の横方向の周期ｓ１４１０が例えば１６で、画像メ
モリに１回に書き込まれる大きさ１４０１の横方向の画
素数ａ１４１１が、設定できる周期パタンの横方向の周
期ｓ１４１０である１６よりも小さい、例えば８の場
合、設定された周期パタン１４００の横方向の８画素分
ずつを互いに比較し、それぞれが全て互いに等しい場合
にのみ、/CASページライトサイクル、または、アドレス
の/CASに対するセットアップ時間及びホールド時間の制
限まで、ページライトサイクル時間を短縮する。

【００６７】また、インターリーブを行っている場合に
は、/CASを同時に立ち下げることに加え、/CASページラ
イトサイクル、または、アドレスの/CASに対するセット
アップ時間及びホールド時間の制限まで、ページライト
サイクル時間を短縮する。

【００６８】３番目の例（図１２（ａ））は、図１１
（ａ）で特に、画像メモリに１回に書き込まれる大きさ
１４０１の横方向の画素数ａ１４１１が、設定できる
周期パタンの最大の大きさ１４０２の横方向の周期ｓｍ
ａｘ１４１２の整数倍の場合である。

【００６９】また、４番目の例（図１２（ｂ））は、図
１１（ｂ）で特に、画像メモリに１回に書き込まれる大
きさ１４０１の横方向の画素数ａ１４１１が、設定す
る周期パタン１４００の横方向の周期ｓ１４１０の整
数倍の場合である。

【００７０】これらの場合、ページライトサイクル時間
を、インターリーブしない場合には図９（ｂ），インタ
ーリーブする場合には図１０（ｂ）のようにする。これ
により、横線の塗り潰しならば全て、/CASページライト
サイクル、または、アドレスの/CASに対するセットアッ
プ時間及びホールド時間の制限まで、ページライトサイ
クル時間を短縮する。また、インターリーブを行ってい
る場合には、/CASを同時に立ち下げることに加え、/CAS
ページライトサイクル、または、アドレスの/CASに対す
るセットアップ時間及びホールド時間の制限まで、ペー
ジライトサイクル時間を短縮する。

【００７１】

【発明の効果】インターリーブを使用していない画像メ
モリシステムに対しては、一つの画素値での塗り潰しで
あるという条件が成り立つか否かを判定し、一つの画素
値での塗り潰しであると判定された場合には、ページラ
イトサイクル間のデータが変わらないという性質を利用
し、ページサイクル時間をデータのセットアップ時間及
びホールド時間の制限以下に変えることにより、ページ
ライト時間が処理時間の大部分を占める一つの画素値で
の塗り潰しを高速化することができる。

【００７２】インターリーブを使用している画像メモリ
システムに対しては、一つの画素値での塗り潰しである
という条件が成り立つか否かを判定し、一つの画素値で
の塗り潰しであると判定された場合には、各バンク間で
書き込みデータが等しく、かつ、ページアクセスでの連
続する書き込みの間でデータが変化しないという性質を
利用し、全バンクの/CASを同時に立ち下げ、さらに、ペ
ージサイクル時間をデータのセットアップ時間及びホー
ルド時間の制限以下に変えることにより、ページライト
時間が処理時間の大部分を占める一つの画素値での塗り
潰しを高速化することができる。

【００７３】インターリーブを使用しておらず、かつ、
画像メモリへの１回の書き込みで複数画素に書き込む構
成の画像メモリシステムに対する、周期的な塗り潰しパ
タンでの塗り潰し時に、塗り潰しパタンの横方向の周期
の整数倍が、１回の書き込みで書き込む領域の横方向の
画素数と等しいという条件が成り立つか否かを判定し、
塗り潰しパタンの横方向の周期の整数倍が、１回の書き
込みで書き込む領域の横方向の画素数と等しいという条
件が成り立つときには、ページライトサイクル間のデー
タが変わらないという性質を利用し、ページサイクル時
間をデータのセットアップ時間及びホールド時間の制限
以下に変えることにより、ページライト時間が処理時間
の大部分を占める塗り潰しパタンでの塗り潰しを高速化
することができる。

【００７４】インターリーブを使用しており、かつ、画
像メモリへの１回の書き込みで複数画素に書き込む構成
の画像メモリシステムに対する、周期的な塗り潰しパタ
ンでの塗り潰し時に、塗り潰しパタンの横方向の周期の
整数倍が、１回の書き込みで書き込む領域の横方向の画
素数と等しいという条件が成り立つか否かを判定し、塗
り潰しパタンの横方向の周期の整数倍が、１回の書き込
みで書き込む領域の横方向の画素数と等しいという条件
が成り立つときには、各バンク間で書き込みデータが等
しく、かつ、ページアクセスでの連続する書き込みの間
でデータが変化しないという性質を利用し、全バンクの
/CASを同時に立ち下げ、さらに、ページサイクル時間
を、データのセットアップ時間及びホールド時間の制限
以下に変えることにより、ページライト時間が処理時間
の大部分を占める塗り潰しパタンでの塗り潰しを高速化
することができる。

【図面の簡単な説明】

【図１】本発明を適用するシステム構成図。

【図２】塗り潰し時の領域指定法の説明図。

【図３】塗り潰し描画部の内部構成図。

【図４】スキャン順序の説明図。

【図５】左、右端の画素マスクの実現方法の説明図。

【図６】ページライトサイクルネック箇所の説明図。

【図７】インターリーブしない場合の塗り潰し描画部の
構成図。

【図８】インターリーブする場合の塗り潰し描画部の構
成図。

【図９】ページライトサイクルの高速化の説明図。

【図１０】インターリーブ時のページライトサイクルの
高速化の説明図。

【図１１】繰り返しパタンの設定法と高速化判定法の説
明図。

【図１２】繰り返しパタンの設定法と高速化判定法の説
明図。

【図１３】左、右端の画素マスクを実現するためのメモ
リサイクルの説明図。

【図１４】ＲＡＳ，ＣＡＳ基本動作の説明図。

【図１５】アーリーライトモードの説明図。

【図１６】ページライトモード（アーリーライトモー
ド）の説明図。

【図１７】アーリーライトでないモードの説明図。

【図１８】マスクライト機能付きメモリの動作説明図。

【図１９】ＣＡＳに対するアドレス及びデータのスキュ
ーの説明図。

【図２０】高速バッファと低速バッファの使い分けの説
明図。

【図２１】出力バッファのディレイの説明図。

【図２２】従来のページライトサイクルの説明図。

【図２３】従来のページライトサイクルの説明図。

【符号の説明】

１０…ＣＰＵ、１１…主記憶、１２…塗り潰し描画部、
１３…画像メモリ、１４…カラールックアップテーブ
ル、１５…表示装置、２１…塗り潰す矩形領域、１２０
…塗り潰し描画シーケンサ、１２３…シーケンサＬＳ
Ｉ、１２４…データ作成ＬＳＩ、１３０，１３１…画像
メモリの各バンク、４００…設定する周期パタン、４０
１…１回の書き込みで書き込まれる大きさ、４０２…設
定できる周期パタンの最大の大きさ、４１０…設定する
周期パタンの横方向の周期、４１１…１回の書き込みで
書き込まれる大きさの横方向の画素数、４１２…設定で
きる周期パタンの最大の横幅。

───────────────────────────────────────────────────── フロントページの続き (72)発明者津崎寛神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (72)発明者黒川能毅神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者春田日出雄神奈川県横浜市戸塚区吉田町292番地株式会社日立マイクロソフトウェアシステムズ内 (72)発明者古川泰宏神奈川県横浜市戸塚区吉田町292番地株式会社日立マイクロソフトウェアシステムズ内 (72)発明者川口仁神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者岡山薫神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内

Claims

【特許請求の範囲】

【請求項１】計算機システムの出力装置へ出力する画像
データを画素の情報として記憶する画像メモリに対し
て、画素値による塗り潰しを行なう塗り潰し描画装置に
おいて、画像メモリへの連続する書き込みにおいて、書き込みデ
ータが変化するか否かを判定する判定手段と、該判定手段により書き込みデータが変化しないと判定さ
れたとき、書き込みデータの切り替え時間による制限よ
りも高速に、画像メモリへの書き込みを連続して行なう
書き込み制御手段と、を備えることにより、塗り潰し描画を高速化することを
特徴とする塗り潰し描画装置。
【請求項２】計算機システムの出力装置へ出力する画像
データを画素の情報として記憶する複数の画像メモリに
対して、画素値による塗り潰しをインターリーブで行な
う塗り潰し描画装置において、インターリーブの各画像メモリへの書き込みデータ、及
び、画像メモリへの連続する書き込みにおける書き込み
データか変化するか否かを判定する判定手段と、該判定手段により書き込みデータが変化しないと判定さ
れたとき、各画像メモリへの書き込み制御信号を同時に
出力し、かつ、連続する書き込みにおいて、データの切
り替え時間による制限よりも高速に、画像メモリへの書
き込みを連続して行なう書き込み制御手段と、を備えることにより、塗り潰し描画を高速化することを
特徴とする塗り潰し描画装置。
【請求項３】請求項１または２において、前記塗り潰し
描画装置が、周期パタンを受けて、該周期パタンにより
前記画像メモリを塗り潰す場合には、前記塗り潰し描画手段が１回に前記画像メモリを塗り潰
す横方向の画素数が、前記周期パタンの横方向の画素数
の整数倍であるか否かを判定することにより、前記判定
判定手段による判定を行なうことを特徴とする塗り潰し
描画装置。
【請求項４】請求項１または２において、前記塗り潰し
描画装置が、前記周期パタンを受けて、該周期パタンに
より前記画像メモリを塗り潰す場合には、前記塗り潰し描画装置が１回に前記画像メモリを塗り潰
す横方向の画素数により、前記周期パタンを横方向に区
切り、該区切られた周期パタンを互いに比較して、全て
等しいか否かを判定することにより、前記判定手段によ
る判定を行なうことを特徴とする塗り潰し描画装置。