JPH0765664A

JPH0765664A - スイッチ制御回路

Info

Publication number: JPH0765664A
Application number: JP5207697A
Authority: JP
Inventors: Katsuyoshi Doi; 克良土居
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-08-23
Filing date: 1993-08-23
Publication date: 1995-03-10

Abstract

(57)【要約】【目的】スイッチのチャタリングやスイッチの誤操作
を抑制する。【構成】スイッチ１の状態をディジタル回路により読
み出し、ディジタル回路の動作あるいはコンピュータの
動作を制御する。ステートマシンは一定時間以上、スイ
ッチ１が投入あるいは解除されていることを検知して、
スイッチ１のオン／オフ状態を出力する。このようにし
てパラメータのばらつきがちな従来のCRによる積分回路
に比べて、閾値の設定が厳密にでき、製造上のバラツキ
が起こらない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スイッチ制御回路に関
し、より詳細には、ステートマシンを使用してスイッチ
の入力の検知を行うことで、スイッチ操作の操作余裕と
チャタリング防止を行うようにしたスイッチ制御回路に
関する。例えば、スイッチを有するディジタル制御機器
全般に適用されるものである。

【０００２】

【従来の技術】図６は、従来のTTLレベルコンバータに
おけるスイッチ回路を示す図で、図中、１１はスイッ
チ、１２は入力バッファ(Input Buffer)である。従来の
スイッチの状態をセンスする回路は、図６に示すよう
に、スイッチをディジタル的に読み出すためのバッファ
ゲートを使ってTTL論理出力に変換していた。しかし、
図６に示す構成ではスイッチがチャタリングを起こすた
め、そのTTL出力は、図７（ａ）,（ｂ）に示すように、
チャタリングを反映していた。そこで、図８に示すよう
に、チャタリングを抑制する回路としてキャパシタンス
Ｃと抵抗Ｒによる積分回路が広く知られている。

【０００３】

【発明が解決しようとする課題】前述のように、従来の
CRによる積分回路では、図９（ａ）〜（ｃ）に示すよう
に、時定数CR（秒）程度の時間遅れで、バッファゲート
のしきい値で決まる時間程度遅れてゲートの出力にスイ
ッチの状態が現われるので、スイッチオンあるいはオフ
の直後にCR秒時間以内にスイッチを元に戻せば、結局、
論理出力はスイッチを操作しなかったことと同じになる
効果がある。しかし、回路定数のバラツキやスイッチの
信号線に載ったノイズの影響あるいはゲート回路のしき
い値のバラツキなどで正確なチャタリング抑制回路を実
現することには困難があった。

【０００４】本発明は、このような実情に鑑みてなされ
たもので、パラメータのばらつきがちなCRによる積分回
路に比べて、閾値の設定を厳密にできるようにし、回路
の定数である閾値の値を変えることにより、自由に時定
数を変えられるようにしたスイッチ制御回路を提供する
ことを目的としている。

【０００５】

【課題を解決するための手段】本発明は、上記目的を達
成するために、投入あるいは解除を行うスイッチと、該
スイッチの出力信号を読み出し、一定時間以上スイッチ
が投入あるいは解除されていることを検知し、前記スイ
ッチのオン／オフの状態を出力するステートマシンとか
ら成り、前記スイッチのチャタリングやスイッチ誤操作
を抑制するようにしたことを特徴としたものである。

【０００６】

【作用】スイッチの状態をディジタル回路にて読み出す
方式において、デイジタル回路の動作あるいはコンピュ
ータの動作を制御する目的に使用する場合において、ス
イッチの出力をセンスする回路により、一定時間以上ス
イッチが投入あるいは解除されていることを検知してス
イッチのオン／オフの状態を出力する。これを使用する
ことでスイッチのチャタリングやスイッチ操作のミスを
抑制し、スイッチ操作に一定の時間的余裕をおくことが
できる。

【０００７】

【実施例】実施例について、図面を参照して以下に説明
する。図１は、本発明によるスイッチ制御回路の一実施
例を説明するための構成図で、図中、１はスイッチ、２
はステートマシンである。ステートマシン２は、入力端
子（Input）と、出力端子（Output）と、クロック信号
入力端子（CLK）と、リセット端子（Reset）とを有して
おり、スイッチ１からの信号は入力端子に入力される。

【０００８】本発明では、CRによる積分回路の代わり
に、図１に示すようなブロックで表現されるステートマ
シンを使用して論理出力に変換する。このステートマシ
ンの状態図は、図２のようになる。このときステートマ
シンを駆動するクロック周波数をCLK（Hz）とし、ステ
ートマシンの内部カウンタはMbitであるとする。すなわ
ち、２のM乗数値がカウントできるものとする。ステー
トマシンは、入力が一定サイクル（N）の間連続してHig
h(Low)でなければ出力(Output)をLow(High）にしないよ
うな論理である。このときのステートマシンは、N/CLK
（秒）の時定数を持った積分回路として振舞うのでCRに
よる積分回路と同様な動作が得られる。

【０００９】図３（ａ）〜（ｃ）は、動作例の説明図
で、チャタリングを伴う入力がどのように出力されるか
を示している。入力状態はswitchで１か０，出力状態は
outputで１か０，カウンタ（counter)は初期値が０であ
る。クロックが入るごとに論理に基づいて以下の３つの
状態を遷移する。ＣＨＥＣＫ；LOWからHIGHへの移行またはHIGHからLOWへ
の移行をチェックする状態(CHECK) ＬＯＷＴＯＨＩＧＨ；LOWからHIGHへの移行を実行する
状態（LOWTOHIGH) ＨＩＧＨＴＯＬＯＷ；HIGHからLOWへの移行を実行する
状態（HIGHTOLOW)

【００１０】DATA I/O社のAbel言語で動作を記述するな
らば、以下のようになる。また、このステートマシンに
はリセット入力があり、リセット終了後、ただちにCHEC
K状態から動作を開始する。ここではM=8 bit,N=10（=cm
ax)にしている。なお、入力状態switchは一旦内部のフ
リップフロップでラッチしたlswitchという変数に変換
している。

【００１１】 module integral declarations integral device ‘MACH130A'; “inputs switch pin ; CLK pin ;“clock _RESET pin ;“reset signal “outputs output pin ; “hidden nodes s7,s6,s5,s4,s3,s2,s1,s0 node istype ‘ reg_d' ; st1,st0,node istype‘reg_d'; lswitch pin istype‘reg_d'; H,L,X,C,Z,P=1,0,.X.,.C.,.Z.,.P.; counter=［s7,s6,s5,s4,s3,s2,s1,s0]; cmax =10 ; integra= [st1,st0]; CHECK=[0,0]; HIGHTOLOW=[1,0]; LOWTOHIGH=[0,1]; equations output.clk=CLK; output.re =!_RESET; counter.clk :=CLK; counter.re =!_RESET; lswitch :=switch; lswitch.clk =CLK; Integra.re=!_RESET; Integra.clk =CLK; when(lswitch&(counter<(cmax+1))&(integra==CHECK))then counter := counter + 1 ; else when((!lswitch&(counter>0)&(integra==CHECK))then counter := counter - 1 ; else counter := counter; state_diagram Integra state CHECK: output :=output; if((output==0)&(counter>cmax))then goto LOWTOHGH; else if((output==1)&(counter==0))then goto HIGHTOLOW; else goto CHECK; state LOWTOHIGH: output :＝1; goto CHECK; state HIGHTOLOW: output :＝0; goto CHECK; end integral;

【００１２】次に、図２に示すステートマシンの状態図
と前述のAbelソースをもとに説明する。カウンタが＋１
加算されるのは、次の条件の時である。すなわち、入力
swichが１であり、かつステートマシンがCHECKであり、
counterが閾値Ｎ（cmax)以下である場合である。カウン
タが１減算されるのは、次の条件の時である。すなわ
ち、入力lswichが０であり、かつステートマシンがCHEC
Kであり、counterが０よりも大きい場合である。また、
出力outputが０から１へ変化する条件は、outputが０で
counterが閾値ｃmaxより大きい時である。また、出力ou
tputが１から０へ変化する条件は、outputが１でcounte
rが０になった時である。以上のような条件の論理回路
ブロックは、ヒステリシスを持つため、一定サイクルcm
ax以上連続して入力論理がHIGHまたはLOWになったとき
のみ、出力がHIGHまたは、LOWになる。

【００１３】次に、本発明によるスイッチ制御回路をコ
ンピュータのソフト電源スイッチに応用した場合につい
て説明する。前述のAbel 言語ソースは、AMD社のMACH13
0A FPGA(Field Programmable Gate array)を前提に記述
したもので実際に動作する。ソフト電源スイッチとは、
コンピュータのソフトウエアによりこのスイッチの状態
をセンスし、電源断を検知することにより終了処理を開
始する目的で使うものである。本発明によるスイッチ制
御回路のステートマシンへの供給クロックは１０Hzとす
ると、また閾値N=100であるから、時定数は１００×１／１０Hz=１秒である。

【００１４】図３（ａ）〜（ｃ）と図４（ａ）〜（ｃ）
と図５（ａ）〜（ｃ）は、動作例の説明図で、各々図
（ａ）が入力、図（ｂ）が内部カウンタの値、図（ｃ）
が出力の例である。誤ってこのスイッチを切っても、時
定数の時間内であればただちにこのスイッチをもとに戻
すことによりスイッチ断にならなかったことになる。ス
イッチがプッシュボタンであれば、１秒以上の時間を押
すことで初めてスイッチを押したことが検知できること
になる。またチャタリングの影響を防ぐことが出来る。

【００１５】

【発明の効果】以上の説明から明らかなように、本発明
によると、スイッチのチャタリングを防止する方法とし
て利用でき、また、スイッチを操作するものが人間であ
る場合は、誤った操作でスイッチを投入／解除した場合
でも、一定時間であればもとに戻すことによってスイッ
チの投入／解除をキャンセルでき、操作に慎重さが求め
られるコンピュータの電源制御スイッチとしての応用が
できる。さらに、パラメータのばらつきがちな従来のCR
による積分回路に比べて、閾値の設定が厳密にできるの
で、製造上のバラツキが起こり得ない。また、回路の定
数である閾値の値を変えることで、自由に時定数が変え
られる。

【図面の簡単な説明】

【図１】本発明によるスイッチ制御回路の一実施例を説
明するための構成図である。

【図２】本発明におけるステートマシンの状態図であ
る。

【図３】本発明によるスイッチ制御回路の応用例の動作
説明図（その１）である。

【図４】本発明によるスイッチ制御回路の応用例の動作
説明図（その２）である。

【図５】本発明によるスイッチ制御回路の応用例の動作
説明図（その３）である。

【図６】従来のTTLレベルコンバータのスイッチ回路を
示す図である。

【図７】従来例における入力バッファの入出力信号を示
す図である。

【図８】従来例であるCR積分回路を示す図である。

【図９】従来例におけるCRフィルタの動作説明図であ
る。

【符号の説明】

１…スイッチ、２…ステートマシン。

Claims

【特許請求の範囲】

【請求項１】投入あるいは解除を行うスイッチと、該
スイッチの出力信号を読み出し、一定時間以上スイッチ
が投入あるいは解除されていることを検知し、前記スイ
ッチのオン／オフの状態を出力するステートマシンとか
ら成り、前記スイッチのチャタリングやスイッチ誤操作
を抑制するようにしたことを特徴とするスイッチ制御回
路。