JPH076580A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH076580A JPH076580A JP5189709A JP18970993A JPH076580A JP H076580 A JPH076580 A JP H076580A JP 5189709 A JP5189709 A JP 5189709A JP 18970993 A JP18970993 A JP 18970993A JP H076580 A JPH076580 A JP H076580A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000000872 buffer Substances 0.000 claims description 30
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 6
- 210000002445 nipple Anatomy 0.000 abstract 2
- 230000010354 integration Effects 0.000 abstract 1
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
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- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 データの読出し或いは書込みを高速に実現で
きる半導体記憶回路を提供することを本発明の目的とす
る。 【構成】 本発明の半導体記憶回路は２対のプリチャー
ジ信号発生手段（Ｑ１〜Ｑ４）と、２対のデータバス
（ｌ５，バーｌ５，ｌ６，バーｌ６）と、該データバス
に交互に接続されたＮ対のビットライン（ｌ１，バーｌ
１〜ｌ４，バーｌ４）の開閉手段（Ｑ５〜Ｑ１２）と、
該データバスに接続された２個の増巾手段（Ｃ1 ，
Ｃ2 ）と、１対のデータバスの選択手段（Ｑ１３〜Ｑ２
０）とからなる。
きる半導体記憶回路を提供することを本発明の目的とす
る。 【構成】 本発明の半導体記憶回路は２対のプリチャー
ジ信号発生手段（Ｑ１〜Ｑ４）と、２対のデータバス
（ｌ５，バーｌ５，ｌ６，バーｌ６）と、該データバス
に交互に接続されたＮ対のビットライン（ｌ１，バーｌ
１〜ｌ４，バーｌ４）の開閉手段（Ｑ５〜Ｑ１２）と、
該データバスに接続された２個の増巾手段（Ｃ1 ，
Ｃ2 ）と、１対のデータバスの選択手段（Ｑ１３〜Ｑ２
０）とからなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶回路、特
に、データの読出し或いは書込みを高速に実現できる半
導体記憶回路に関するものである。
に、データの読出し或いは書込みを高速に実現できる半
導体記憶回路に関するものである。
【０００２】
【従来の技術】半導体メモリ装置においては、大容量メ
モリになると高速読出し或いは高速書込みの必要性から
ニブルモード機能を採用しているものがある（例えば、
「Ａ１００ｎｓ ２５６Ｋ ＤＲＡＭ ｗｉｔｈ Ｐａ
ｇｅ−Ｎｉｂｂｌｅ Ｍｏｄｅ」ＩＳＳＣＣ ８３ Ｄ
ＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ
ｐｐ２２８−２２９）。
モリになると高速読出し或いは高速書込みの必要性から
ニブルモード機能を採用しているものがある（例えば、
「Ａ１００ｎｓ ２５６Ｋ ＤＲＡＭ ｗｉｔｈ Ｐａ
ｇｅ−Ｎｉｂｂｌｅ Ｍｏｄｅ」ＩＳＳＣＣ ８３ Ｄ
ＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ
ｐｐ２２８−２２９）。
【０００３】ここでニブルモードとは１回のアドレス指
定でＮｂｉｔ（通常４ｂｉｔ）の情報を連送してメモリ
セルより取出す、或いは書込むことにより、全体として
メモリの読出し、書込みを高速化する機能をいう。
定でＮｂｉｔ（通常４ｂｉｔ）の情報を連送してメモリ
セルより取出す、或いは書込むことにより、全体として
メモリの読出し、書込みを高速化する機能をいう。
【０００４】ニブルモードを実現するための、従来の回
路構成例は前記文献（ＩＳＳＣＣ８３ ＤＩＧＥＳＴ
ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ ｐ２２
９）、特公昭５５−４０９５６号公報などに開示されて
いる。
路構成例は前記文献（ＩＳＳＣＣ８３ ＤＩＧＥＳＴ
ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ ｐ２２
９）、特公昭５５−４０９５６号公報などに開示されて
いる。
【０００５】即ち、従来のニブルモードの回路構成は、
読出しモードにおいてはＮビットのニブルモードではＮ
対のデータバスにより、Ｎビットのビットラインのデー
タを取出し、これを増巾したのち、１対毎のデータを出
力に逐次読出すという方式をとっている。書込みモード
においては、Ｎビットのデータをシリアルにリード端子
より読み込み、ＮビットのデータをＮ対のデータバス、
逐次Ｎ対のビットラインの開閉手段を介して、Ｎ対のビ
ットラインよりＮ個のメモリセルに同時に書込むことに
なる。
読出しモードにおいてはＮビットのニブルモードではＮ
対のデータバスにより、Ｎビットのビットラインのデー
タを取出し、これを増巾したのち、１対毎のデータを出
力に逐次読出すという方式をとっている。書込みモード
においては、Ｎビットのデータをシリアルにリード端子
より読み込み、ＮビットのデータをＮ対のデータバス、
逐次Ｎ対のビットラインの開閉手段を介して、Ｎ対のビ
ットラインよりＮ個のメモリセルに同時に書込むことに
なる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ニブルモードの回路方式では、データバスの対数はＮビ
ットのニブルモードではＮ個を要する。そして、Ｎ対の
データバスとなることからＮ個のサブアンプ、ライトバ
ッファ、Ｎ個のデータバスのプリチャード信号発生回路
などを設けることが必要であった。
ニブルモードの回路方式では、データバスの対数はＮビ
ットのニブルモードではＮ個を要する。そして、Ｎ対の
データバスとなることからＮ個のサブアンプ、ライトバ
ッファ、Ｎ個のデータバスのプリチャード信号発生回路
などを設けることが必要であった。
【０００７】そして、これらは半導体チップの寸法を増
加せしめるという問題を生じた。
加せしめるという問題を生じた。
【０００８】この発明の目的は上記問題点を解決すべ
く、２対のデータバスによってＮビットのニブルモード
を実現することのできる半導体記憶回路を提供すること
にある。
く、２対のデータバスによってＮビットのニブルモード
を実現することのできる半導体記憶回路を提供すること
にある。
【０００９】
【課題を解決するための手段】この発明は２対のプリチ
ャージ信号発生手段と、２対のデータバスと、該データ
バスに交互に接続されたＮ対のビットラインの開閉手段
と、該データバスに接続された２個の増巾手段と、１対
のデータバスの選択手段とからなり、プリチャージ信号
発生、Ｎ対のビットラインの開閉、データバスの選択を
制御することにより、Ｎビットの情報を逐次読出し又は
書込みを行なう半導体記憶回路にある。
ャージ信号発生手段と、２対のデータバスと、該データ
バスに交互に接続されたＮ対のビットラインの開閉手段
と、該データバスに接続された２個の増巾手段と、１対
のデータバスの選択手段とからなり、プリチャージ信号
発生、Ｎ対のビットラインの開閉、データバスの選択を
制御することにより、Ｎビットの情報を逐次読出し又は
書込みを行なう半導体記憶回路にある。
【００１０】
【作用】本発明の構成によれば、１回のアドレス指定に
おける読み出し、及び書き込みサイクルにおいて、デー
タバスを時分割で共有することができるので、データバ
スの数を減じることができ、半導体記憶回路の集積化が
実現できる。
おける読み出し、及び書き込みサイクルにおいて、デー
タバスを時分割で共有することができるので、データバ
スの数を減じることができ、半導体記憶回路の集積化が
実現できる。
【００１１】
【実施例】以下、この発明を実施例について詳細に説明
する。
する。
【００１２】第１図は、この発明の実施例を示すニブル
モードの回路図である。センスアンプＡ１〜Ａ４とそれ
等に付属するビットライン対ｌ１とバーｌ１，ｌ２とバ
ーｌ２，ｌ３とバーｌ３，ｌ４とバーｌ４とがある。ビ
ットライン対にはワードラインにより開閉されるトラン
ジスタを介してメモリセルが多数個接続している。セン
スアンプＡ１で増幅されたビットラインｌ１，バーｌ１
上の情報を第１のデータバスｌ５，バーｌ５に転送する
ためのビットラインの開閉手段トランジスタＱ５，Ｑ６
とセンスアンプＡ２で増幅された、ビットラインｌ２，
バーｌ２上の情報を第２のデータバスｌ６，バーｌ６に
転送するためのビットラインの開閉手段トランジスタＱ
７，Ｑ８と、センスアンプＡ３で増幅された、ビットラ
インｌ３，バーｌ３上の情報を第１のデータバスｌ５，
バーｌ５に転送するためのビットラインの開閉手段トラ
ンジスタＱ９，Ｑ１０と、センスアンプＡ４で増幅され
たビットラインｌ４，バーｌ４上の情報を第２のデータ
バスｌ６，バーｌ６に転送するためのビットラインの開
閉手段トランジスタＱ１１，Ｑ１２とがある。データバ
スｌ５，バーｌ５をプリチャージするための１対のプリ
チャージ信号発生手段トランジスタＱ１，Ｑ２と、デー
タバスｌ６，バーｌ６をプリチャージするための１対の
プリチャージ信号発生手段トランジスタＱ３，Ｑ４とが
ある。データバスｌ５，バーｌ５の情報を増幅するため
の増巾手段サブアンプＣ１と、データバスｌ６，バーｌ
６の情報を増幅するための増巾手段サブアンプＣ２とが
ある。データバスｌ５，バーｌ５の情報を出力バッファ
Ｅに転送するためのトランジスタＱ１３，Ｑ１４とデー
タバスｌ６，バーｌ６の情報を出力バッファＥに転送す
るためのトランジスタＱ１７，Ｑ１８とは２対のデータ
バスより１対のデータバスを選択する選択手段を構成す
る。トランジスタＱ１３，Ｑ１４あるいはトランジスタ
Ｑ１７，Ｑ１８を通して転送されたｌ７，バーｌ７上の
情報を出力するための出力バッファＥは出力端子ＤＯに
接続される。書き込み情報を入力するための入力バッフ
ァＤと、入力バッファＤの出力をライトバッファＢ１に
転送するためのトランジスタＱ１５，Ｑ１６と、入力バ
ッファＤの出力をライトバッファＢ２に転送するための
トランジスタＱ１９，Ｑ２０とは２対のデータバスより
１対のデータバスを選択する選択手段を構成する。入力
バッファＤより出力された情報を増幅し、データバスｌ
５，バーｌ５に転送するためのライトバッファＢ１と、
入力バッファＤより出力された情報を増幅し、データバ
スｌ６，バーｌ６に転送するためのライトバッファＢ２
がある。書き込みサイクルにおいてはビットラインの開
閉手段トランジスタＱ５，Ｑ６はライトバッファＢ１か
らデータバスｌ５，バーｌ５に転送された書き込み情報
をビットラインｌ１，バーｌ１に転送し、トランジスタ
Ｑ７，Ｑ８はライトバッファＢ２からデータバスｌ６，
バーｌ６に転送された書き込み情報をビットラインｌ
２，バーｌ２に転送し、トランジスタＱ９，Ｑ１０は、
ライトバッファＢ１からデータバスｌ５，バーｌ５に転
送された書き込み情報をビットラインｌ３，バーｌ３に
転送し、トランスファーゲートＱ１１，Ｑ１２はライト
バッファＢ２からデータバスｌ６，バーｌ６に転送され
た書き込み情報をビットラインｌ４，バーｌ４に転送す
るはたらきをする。
モードの回路図である。センスアンプＡ１〜Ａ４とそれ
等に付属するビットライン対ｌ１とバーｌ１，ｌ２とバ
ーｌ２，ｌ３とバーｌ３，ｌ４とバーｌ４とがある。ビ
ットライン対にはワードラインにより開閉されるトラン
ジスタを介してメモリセルが多数個接続している。セン
スアンプＡ１で増幅されたビットラインｌ１，バーｌ１
上の情報を第１のデータバスｌ５，バーｌ５に転送する
ためのビットラインの開閉手段トランジスタＱ５，Ｑ６
とセンスアンプＡ２で増幅された、ビットラインｌ２，
バーｌ２上の情報を第２のデータバスｌ６，バーｌ６に
転送するためのビットラインの開閉手段トランジスタＱ
７，Ｑ８と、センスアンプＡ３で増幅された、ビットラ
インｌ３，バーｌ３上の情報を第１のデータバスｌ５，
バーｌ５に転送するためのビットラインの開閉手段トラ
ンジスタＱ９，Ｑ１０と、センスアンプＡ４で増幅され
たビットラインｌ４，バーｌ４上の情報を第２のデータ
バスｌ６，バーｌ６に転送するためのビットラインの開
閉手段トランジスタＱ１１，Ｑ１２とがある。データバ
スｌ５，バーｌ５をプリチャージするための１対のプリ
チャージ信号発生手段トランジスタＱ１，Ｑ２と、デー
タバスｌ６，バーｌ６をプリチャージするための１対の
プリチャージ信号発生手段トランジスタＱ３，Ｑ４とが
ある。データバスｌ５，バーｌ５の情報を増幅するため
の増巾手段サブアンプＣ１と、データバスｌ６，バーｌ
６の情報を増幅するための増巾手段サブアンプＣ２とが
ある。データバスｌ５，バーｌ５の情報を出力バッファ
Ｅに転送するためのトランジスタＱ１３，Ｑ１４とデー
タバスｌ６，バーｌ６の情報を出力バッファＥに転送す
るためのトランジスタＱ１７，Ｑ１８とは２対のデータ
バスより１対のデータバスを選択する選択手段を構成す
る。トランジスタＱ１３，Ｑ１４あるいはトランジスタ
Ｑ１７，Ｑ１８を通して転送されたｌ７，バーｌ７上の
情報を出力するための出力バッファＥは出力端子ＤＯに
接続される。書き込み情報を入力するための入力バッフ
ァＤと、入力バッファＤの出力をライトバッファＢ１に
転送するためのトランジスタＱ１５，Ｑ１６と、入力バ
ッファＤの出力をライトバッファＢ２に転送するための
トランジスタＱ１９，Ｑ２０とは２対のデータバスより
１対のデータバスを選択する選択手段を構成する。入力
バッファＤより出力された情報を増幅し、データバスｌ
５，バーｌ５に転送するためのライトバッファＢ１と、
入力バッファＤより出力された情報を増幅し、データバ
スｌ６，バーｌ６に転送するためのライトバッファＢ２
がある。書き込みサイクルにおいてはビットラインの開
閉手段トランジスタＱ５，Ｑ６はライトバッファＢ１か
らデータバスｌ５，バーｌ５に転送された書き込み情報
をビットラインｌ１，バーｌ１に転送し、トランジスタ
Ｑ７，Ｑ８はライトバッファＢ２からデータバスｌ６，
バーｌ６に転送された書き込み情報をビットラインｌ
２，バーｌ２に転送し、トランジスタＱ９，Ｑ１０は、
ライトバッファＢ１からデータバスｌ５，バーｌ５に転
送された書き込み情報をビットラインｌ３，バーｌ３に
転送し、トランスファーゲートＱ１１，Ｑ１２はライト
バッファＢ２からデータバスｌ６，バーｌ６に転送され
た書き込み情報をビットラインｌ４，バーｌ４に転送す
るはたらきをする。
【００１３】第２図は第１図に示すニブルモードの回路
の読み出しサイクルのタイミング図であり、第３図は、
同じく、第１図に示す回路の書き込みサイクルのタイミ
ング図である。
の読み出しサイクルのタイミング図であり、第３図は、
同じく、第１図に示す回路の書き込みサイクルのタイミ
ング図である。
【００１４】まず、読み出しサイクルについて本発明に
よる回路の回路動作を第２図を用いて説明する。ここで
は、ニブルモード読み出し情報４ビット中のアドレスで
指定する先頭ビットは、センスアンプＡ１で増幅され
た、ビットラインｌ１，バーｌ１上の情報であると仮定
し、バーＣＡＳのサイクルに従い順次センスアンプＡ
１，Ａ２，Ａ３，Ａ４で増幅された情報がＤＯに示す波
形ａ，ｂ，ｃ，ｄの如く読み出されるものとする。実際
は先頭ビット情報がどのセンスアンプで増幅されたもの
であっても、コントロール信号が、それぞれの場合に従
って変化し、従来通りのニブル読み出しを指定された先
頭ビットから以下に述べる回路動作と同様な機構により
実現できる。読み出しサイクル中はライトバッファＢ１
及びＢ２はリセットされており動作しない。
よる回路の回路動作を第２図を用いて説明する。ここで
は、ニブルモード読み出し情報４ビット中のアドレスで
指定する先頭ビットは、センスアンプＡ１で増幅され
た、ビットラインｌ１，バーｌ１上の情報であると仮定
し、バーＣＡＳのサイクルに従い順次センスアンプＡ
１，Ａ２，Ａ３，Ａ４で増幅された情報がＤＯに示す波
形ａ，ｂ，ｃ，ｄの如く読み出されるものとする。実際
は先頭ビット情報がどのセンスアンプで増幅されたもの
であっても、コントロール信号が、それぞれの場合に従
って変化し、従来通りのニブル読み出しを指定された先
頭ビットから以下に述べる回路動作と同様な機構により
実現できる。読み出しサイクル中はライトバッファＢ１
及びＢ２はリセットされており動作しない。
【００１５】（１）時刻ｔ１とｔ２の間にφ１，φ２は
高レベルであり、トランジスタＱ１，Ｑ２及びＱ３，Ｑ
４がオンとなっているためデータバスｌ５，バーｌ５及
びｌ６，バーｌ６をプリチャージしている。即ちプリチ
ャージ信号発生手段により、データバスは２対共プリチ
ャージされる。第１回目のバーＣＡＳの立下がり後、φ
１，φ２はともに時刻ｔ２で低レベルとなる。その後、
φ３，φ４が高レベルとなり、トランジスタＱ５，Ｑ６
及びＱ７，Ｑ８をオンする。即ち、ビットラインｌ１，
バーｌ１，ｌ２，バーｌ２が開く。なお、φ３，φ４は
第１回目のバーＣＡＳ立ち下がりサイクルに同期し、高
レベルとなる。このとき、Ａ１〜Ａ４のセンスアンプ
は、各ビットライン上の情報を増幅し終わったか、ある
いは増幅中である。ビットラインｌ１，バーｌ１上の情
報は、トランジスタＱ５，Ｑ６を通りデータバスｌ５，
バーｌ５に転送され、ビットラインｌ２，バーｌ２上の
情報は、トランジスタＱ７，Ｑ８を通り、データバスｌ
６，バーｌ６に転送される。従来方式により、第１図に
相当する回路を考えた場合、データバスは４対必要であ
るが本発明では２対のデータバスを時分割で使用する。
このため、ビットラインとデータバス間の開閉をコント
ロールする信号φ３〜φ６は、必ず、１対のビットライ
ン上の情報が１対のデータバスに転送されるようなタイ
ミングで高レベルあるいは低レベルにすることが必要で
ある。従って、φ３，φ４が高レベルとなりビットライ
ンｌ１，バーｌ１及びｌ２，バーｌ２上の情報がデータ
バスｌ５，バーｌ５及びｌ６，バーｌ６に転送される時
φ５，φ６は低レベルとなり、ビットライン開閉手段は
閉じており、ビットラインｌ３，バーｌ３及びビットラ
インｌ４，バーｌ４の情報は転送されない。なお、φ３
〜φ６のレベルはＶDD以上の電位にブーストされたレベ
ルとした方が、トランジスタＱ５〜Ｑ１２のオン抵抗が
小となり、高速転送が期待でき、望ましい。書きこみサ
イクルにおいても、メモリセルにＶDDレベルの書き込み
をするためにφ３〜φ６はＶDD＋ＶT 以上のレベルにし
た方が望ましい。第１回のバーＣＡＳの低レベルのサイ
クルの間に、データバスに転送された情報は増巾手段サ
ブアンプＣ１，Ｃ２により増幅される。この時刻にはす
でにφ７を高いレベルとしており、トランジスタＱ１
３，Ｑ１４はオンとなるためサブアンプＣ１により増幅
されたデータバスｌ５，バーｌ５の情報はｌ７，バーｌ
７に転送され、出力バッファＥより、情報がＤＯの波形
ａに示すように出力される。一方これと同時刻ではサブ
アンプＣ２により増幅されたデータバスｌ６，バーｌ６
の情報はφ８を低レベルとすることによりｌ７，バーｌ
７には転送されず、第２回のバーＣＡＳの低レベルのサ
イクルに同期して出力バッファＥに転送され出力される
までデータバス上で待機している。ニブルモード読み出
しの特徴である高速シリアルアクセスを実現するために
は、ビットライン情報は、少なくとも、１サイクル前の
バーＣＡＳサイクル中にデータバスに転送されている必
要があるため、φ３，φ４は、第１回のバーＣＡＳの低
レベルのサイクルに同期して高レベルとしなければなら
ない。φ７，φ８はトランジスタＱ１３，Ｑ１４，Ｑ１
７，Ｑ１８のオン抵抗を小とし高速化するためにＶDD以
上のレベルにブーストした信号であることが望ましい。
特にデータバスｌ５，バーｌ５あるいはｌ６，バーｌ６
とｌ７，バーｌ７との開閉にはトランジスタを第１図の
ように用いなくても、φ７，φ８に相当するはたらきの
信号により情報を転送する機能を有する回路であればよ
い。
高レベルであり、トランジスタＱ１，Ｑ２及びＱ３，Ｑ
４がオンとなっているためデータバスｌ５，バーｌ５及
びｌ６，バーｌ６をプリチャージしている。即ちプリチ
ャージ信号発生手段により、データバスは２対共プリチ
ャージされる。第１回目のバーＣＡＳの立下がり後、φ
１，φ２はともに時刻ｔ２で低レベルとなる。その後、
φ３，φ４が高レベルとなり、トランジスタＱ５，Ｑ６
及びＱ７，Ｑ８をオンする。即ち、ビットラインｌ１，
バーｌ１，ｌ２，バーｌ２が開く。なお、φ３，φ４は
第１回目のバーＣＡＳ立ち下がりサイクルに同期し、高
レベルとなる。このとき、Ａ１〜Ａ４のセンスアンプ
は、各ビットライン上の情報を増幅し終わったか、ある
いは増幅中である。ビットラインｌ１，バーｌ１上の情
報は、トランジスタＱ５，Ｑ６を通りデータバスｌ５，
バーｌ５に転送され、ビットラインｌ２，バーｌ２上の
情報は、トランジスタＱ７，Ｑ８を通り、データバスｌ
６，バーｌ６に転送される。従来方式により、第１図に
相当する回路を考えた場合、データバスは４対必要であ
るが本発明では２対のデータバスを時分割で使用する。
このため、ビットラインとデータバス間の開閉をコント
ロールする信号φ３〜φ６は、必ず、１対のビットライ
ン上の情報が１対のデータバスに転送されるようなタイ
ミングで高レベルあるいは低レベルにすることが必要で
ある。従って、φ３，φ４が高レベルとなりビットライ
ンｌ１，バーｌ１及びｌ２，バーｌ２上の情報がデータ
バスｌ５，バーｌ５及びｌ６，バーｌ６に転送される時
φ５，φ６は低レベルとなり、ビットライン開閉手段は
閉じており、ビットラインｌ３，バーｌ３及びビットラ
インｌ４，バーｌ４の情報は転送されない。なお、φ３
〜φ６のレベルはＶDD以上の電位にブーストされたレベ
ルとした方が、トランジスタＱ５〜Ｑ１２のオン抵抗が
小となり、高速転送が期待でき、望ましい。書きこみサ
イクルにおいても、メモリセルにＶDDレベルの書き込み
をするためにφ３〜φ６はＶDD＋ＶT 以上のレベルにし
た方が望ましい。第１回のバーＣＡＳの低レベルのサイ
クルの間に、データバスに転送された情報は増巾手段サ
ブアンプＣ１，Ｃ２により増幅される。この時刻にはす
でにφ７を高いレベルとしており、トランジスタＱ１
３，Ｑ１４はオンとなるためサブアンプＣ１により増幅
されたデータバスｌ５，バーｌ５の情報はｌ７，バーｌ
７に転送され、出力バッファＥより、情報がＤＯの波形
ａに示すように出力される。一方これと同時刻ではサブ
アンプＣ２により増幅されたデータバスｌ６，バーｌ６
の情報はφ８を低レベルとすることによりｌ７，バーｌ
７には転送されず、第２回のバーＣＡＳの低レベルのサ
イクルに同期して出力バッファＥに転送され出力される
までデータバス上で待機している。ニブルモード読み出
しの特徴である高速シリアルアクセスを実現するために
は、ビットライン情報は、少なくとも、１サイクル前の
バーＣＡＳサイクル中にデータバスに転送されている必
要があるため、φ３，φ４は、第１回のバーＣＡＳの低
レベルのサイクルに同期して高レベルとしなければなら
ない。φ７，φ８はトランジスタＱ１３，Ｑ１４，Ｑ１
７，Ｑ１８のオン抵抗を小とし高速化するためにＶDD以
上のレベルにブーストした信号であることが望ましい。
特にデータバスｌ５，バーｌ５あるいはｌ６，バーｌ６
とｌ７，バーｌ７との開閉にはトランジスタを第１図の
ように用いなくても、φ７，φ８に相当するはたらきの
信号により情報を転送する機能を有する回路であればよ
い。
【００１６】（２）時刻ｔ３とｔ４の間に、バーＣＡＳ
は高レベルとして、サブアンプＣ１はリセットする。こ
れは次のバーＣＡＳの低レベルとなるサイクルでビット
ラインｌ３，バーｌ３上の情報がデータバスｌ５，バー
ｌ５に転送されてきたとき増幅するための準備である。
これとほぼ同時刻にφ３は低レベルとして、トランジス
タＱ５，Ｑ６がオフして、ビットラインの開閉手段が閉
じビットラインｌ１，バーｌ１とデータバスｌ５，バー
ｌ５は切り離される。
は高レベルとして、サブアンプＣ１はリセットする。こ
れは次のバーＣＡＳの低レベルとなるサイクルでビット
ラインｌ３，バーｌ３上の情報がデータバスｌ５，バー
ｌ５に転送されてきたとき増幅するための準備である。
これとほぼ同時刻にφ３は低レベルとして、トランジス
タＱ５，Ｑ６がオフして、ビットラインの開閉手段が閉
じビットラインｌ１，バーｌ１とデータバスｌ５，バー
ｌ５は切り離される。
【００１７】その後、φ１が高レベルとなり、プリチャ
ージ信号発生手段のトランジスタＱ１，Ｑ２はオンしデ
ータバスｌ５，バーｌ５をプリチャージすることにより
次回のビットラインｌ３，バーｌ３上の情報の転送にそ
なえる。これと同時刻には、サブアンプＣ２はデータバ
スｌ６，バーｌ６の情報を増幅したままの状態であり、
リセットはされない。
ージ信号発生手段のトランジスタＱ１，Ｑ２はオンしデ
ータバスｌ５，バーｌ５をプリチャージすることにより
次回のビットラインｌ３，バーｌ３上の情報の転送にそ
なえる。これと同時刻には、サブアンプＣ２はデータバ
スｌ６，バーｌ６の情報を増幅したままの状態であり、
リセットはされない。
【００１８】（３）第２回目のバーＣＡＳの低レベルと
なる時刻ｔ４に同期して、φ１は低レベルとする。その
後、φ５は高レベルとなして、トランジスタＱ９，Ｑ１
０はオンし、ビットラインを開くことによりビットライ
ンｌ３，バーｌ３の情報はデータバスｌ５，バーｌ５に
転送される。データバスｌ５，バーｌ５に転送された情
報は増巾手段サブアンプＣ１で増幅される。この情報は
この、第２回目のバーＣＡＳの低レベルサイクルにおい
ては、φ７を低レベルとすることによりｌ７，バーｌ７
に転送されず、即ちデータバスが選択されず第３回目の
バーＣＡＳの低レベルサイクルに同期して出力されるた
めに、データバスｌ５，バーｌ５上にサブアンプＣ１に
より増幅されたまま待機している。
なる時刻ｔ４に同期して、φ１は低レベルとする。その
後、φ５は高レベルとなして、トランジスタＱ９，Ｑ１
０はオンし、ビットラインを開くことによりビットライ
ンｌ３，バーｌ３の情報はデータバスｌ５，バーｌ５に
転送される。データバスｌ５，バーｌ５に転送された情
報は増巾手段サブアンプＣ１で増幅される。この情報は
この、第２回目のバーＣＡＳの低レベルサイクルにおい
ては、φ７を低レベルとすることによりｌ７，バーｌ７
に転送されず、即ちデータバスが選択されず第３回目の
バーＣＡＳの低レベルサイクルに同期して出力されるた
めに、データバスｌ５，バーｌ５上にサブアンプＣ１に
より増幅されたまま待機している。
【００１９】（１）で述べたように、バーＣＡＳ低レベ
ルサイクルの１サイクル前に次に出力されるべき情報が
データバス上に待機しているため、従来のニブルモード
の高速アクセスを実現できる。一方、これと同時刻に
は、第１回目のバーＣＡＳの低レベルのサイクルにおい
てデータバスｌ６，バーｌ６上でサブアンプＣ２により
増幅を受けたまま待機していた情報は、φ８を高レベル
としてトランジスタＱ１７，Ｑ１８がオンすることで第
２のデータバスが選択されｌ７，バーｌ７に転送され、
出力バッファより情報がＤＯの波形ｂに示すように出力
される。
ルサイクルの１サイクル前に次に出力されるべき情報が
データバス上に待機しているため、従来のニブルモード
の高速アクセスを実現できる。一方、これと同時刻に
は、第１回目のバーＣＡＳの低レベルのサイクルにおい
てデータバスｌ６，バーｌ６上でサブアンプＣ２により
増幅を受けたまま待機していた情報は、φ８を高レベル
としてトランジスタＱ１７，Ｑ１８がオンすることで第
２のデータバスが選択されｌ７，バーｌ７に転送され、
出力バッファより情報がＤＯの波形ｂに示すように出力
される。
【００２０】データバスからｌ７，バーｌ７への転送
は、第１回目バーＣＡＳ低レベルサイクル以後のバーＣ
ＡＳが高レベルの間に行うことが、高速アクセスを考え
た場合望ましい。
は、第１回目バーＣＡＳ低レベルサイクル以後のバーＣ
ＡＳが高レベルの間に行うことが、高速アクセスを考え
た場合望ましい。
【００２１】（４）時刻ｔ５でバーＣＡＳを高レベルと
して増巾手段サブアンプＣ２はリセットする。φ４は低
レベルとする。その後φ２は高レベルとなしデータバス
ｌ６，バーｌ６をプリチャージする。一方サブアンプＣ
１はリセットされず、データバスｌ５，バーｌ５上のサ
ブアンプにより増幅された情報は待機状態にある。これ
等回路動作は、（２）と同様である。
して増巾手段サブアンプＣ２はリセットする。φ４は低
レベルとする。その後φ２は高レベルとなしデータバス
ｌ６，バーｌ６をプリチャージする。一方サブアンプＣ
１はリセットされず、データバスｌ５，バーｌ５上のサ
ブアンプにより増幅された情報は待機状態にある。これ
等回路動作は、（２）と同様である。
【００２２】（５）時刻ｔ６に示す第３回目のバーＣＡ
Ｓの低レベルサイクルに同期して、（３）と同様の回路
動作により、（４）で待機していたデータバスｌ５，バ
ーｌ５上の情報は、ＤＯの波形ｃに示すように出力され
る。これと平行してビットラインｌ４，バーｌ４の情報
は（４）で説明したのと同様の回路動作により、データ
バスｌ６，バーｌ６に転送され、次回のバーＣＡＳの低
レベルとなるサイクルに出力されるためにデータバスｌ
６，バーｌ６上で待機する。
Ｓの低レベルサイクルに同期して、（３）と同様の回路
動作により、（４）で待機していたデータバスｌ５，バ
ーｌ５上の情報は、ＤＯの波形ｃに示すように出力され
る。これと平行してビットラインｌ４，バーｌ４の情報
は（４）で説明したのと同様の回路動作により、データ
バスｌ６，バーｌ６に転送され、次回のバーＣＡＳの低
レベルとなるサイクルに出力されるためにデータバスｌ
６，バーｌ６上で待機する。
【００２３】以後、（２）（３）に詳しく述べたサイク
ルを繰り返すことでニブルモードの読み出しが可能とな
る。即ち、第２図ＤＯに示すように、ビットラインの情
報が波形ａ，ｂ，ｃ，ｄとして順次読み出される。バー
ＣＡＳサイクルが５回以上繰り返される場合も同様に、
（２）（３）に述べたサイクルを繰り返すことにより、
ａ，ｂ，ｃ，ｄ，ａ，ｂ…とサイクリックに情報を読み
出せる。
ルを繰り返すことでニブルモードの読み出しが可能とな
る。即ち、第２図ＤＯに示すように、ビットラインの情
報が波形ａ，ｂ，ｃ，ｄとして順次読み出される。バー
ＣＡＳサイクルが５回以上繰り返される場合も同様に、
（２）（３）に述べたサイクルを繰り返すことにより、
ａ，ｂ，ｃ，ｄ，ａ，ｂ…とサイクリックに情報を読み
出せる。
【００２４】書き込みサイクルは、読み出しサイクルと
同様な回路動作で順次４つのデータを書き込むことがで
きる。すなわち、第３図はニブルモードの書込みサイク
ルのタイミング図を示す。
同様な回路動作で順次４つのデータを書き込むことがで
きる。すなわち、第３図はニブルモードの書込みサイク
ルのタイミング図を示す。
【００２５】ビットラインへの書込みは、端子ＤＩのシ
リアルに入る入力情報を入力バッファＥデータバスの選
択手段（Ｑ１３〜Ｑ２０）ライトバッファＢ１又はＢ
２、２対のデータバス、ビットラインの開閉手段（Ｑ５
〜Ｑ１２）を介して行なわれる。
リアルに入る入力情報を入力バッファＥデータバスの選
択手段（Ｑ１３〜Ｑ２０）ライトバッファＢ１又はＢ
２、２対のデータバス、ビットラインの開閉手段（Ｑ５
〜Ｑ１２）を介して行なわれる。
【００２６】ここで、第３図ＤＩのハッチング部分は無
効入力部を示し、ｅ，ｆ，ｇ，ｈはニブル書込み情報を
示している。書き込みは読み出しサイクル同様コントロ
ール信号φ１〜φ８を第３図に示すタイミングで制御す
ることにより、データバスを時分割して共有することで
実現できる。なお読み出しサイクルと異なる点は、書き
込み情報がデータバスに転送された時、そのデータバス
に付属するサブアンプがリセットすることである。
効入力部を示し、ｅ，ｆ，ｇ，ｈはニブル書込み情報を
示している。書き込みは読み出しサイクル同様コントロ
ール信号φ１〜φ８を第３図に示すタイミングで制御す
ることにより、データバスを時分割して共有することで
実現できる。なお読み出しサイクルと異なる点は、書き
込み情報がデータバスに転送された時、そのデータバス
に付属するサブアンプがリセットすることである。
【００２７】
【発明の効果】この発明は以上説明したように、ニブル
モードの１回のアドレス指定における読み出し、及び書
き込みサイクルにおいて、データバスを時分割で共有す
ることにより、従来方式で必要となるデータバス本数の
半分以下で回路を実現できるので、データバスのチップ
占有面積を縮小できる。
モードの１回のアドレス指定における読み出し、及び書
き込みサイクルにおいて、データバスを時分割で共有す
ることにより、従来方式で必要となるデータバス本数の
半分以下で回路を実現できるので、データバスのチップ
占有面積を縮小できる。
【００２８】特に、パッケージに搭載する場合のチップ
寸法に対する制限があり、データバス本数の増加が問題
となる場合の多出力ピンのニブルモードダイナミックラ
ンダムアクセスメモリにおいて本発明を利用すれば従来
方式より小さい寸法で素子が製作できるので有効であ
る。
寸法に対する制限があり、データバス本数の増加が問題
となる場合の多出力ピンのニブルモードダイナミックラ
ンダムアクセスメモリにおいて本発明を利用すれば従来
方式より小さい寸法で素子が製作できるので有効であ
る。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の回路の読出しサイクルを示すタイミング
チャートである。
チャートである。
【図３】図１の回路の書込みサイクルを示すタイミング
チャートである。
チャートである。
ｌ１，バーｌ１〜ｌ４，バーｌ４ ビットライン ｌ５，バーｌ５ 第１のデータバス ｌ６，バーｌ６ 第２のデータバス Ｑ１〜Ｑ２０ トランジスタ φ１〜φ８ 制御信号 Ａ１〜Ａ４ センスアンプ Ｃ１，Ｃ２ サブアンプ Ｂ１，Ｂ２ ライトバッファ Ｄ 入力バッファ Ｅ 出力バッファ
Claims (1)
- 【請求項１】 第１乃至第４のメモリセルであって、各
々データを格納する前記第１乃至第４のメモリセルと、 前記第１乃至第４のメモリセルからそれぞれデータが与
えられる第１乃至第４のビットライン対と、 第１及び第２のデータライン対と、 前記第１のビットライン対と前記第１のデータライン対
との間に接続され、第１もしくは第２の論理レベルを有
する第１の制御信号が与えられる第１のスイッチ回路で
あって、前記第１の制御信号が前記第１の論理レベルを
有する場合、前記第１のビットライン対に与えられたデ
ータを前記第１のデータライン対に転送し、前記第１の
制御信号が前記第２の論理レベルを有する場合、前記第
１のビットライン対と前記第１のデータライン対とを実
質的に非接続にする前記第１のスイッチ回路と、 前記第２のビットライン対と前記第２のデータライン対
との間に接続され、前記第１もしくは前記第２の論理レ
ベルを有する第２の制御信号が与えられる第２のスイッ
チ回路であって、前記第２の制御信号が前記第１の論理
レベルを有する場合、前記第２のビットライン対に与え
られたデータを前記第２のデータライン対に転送し、前
記第２の制御信号が前記第２の論理レベルを有する場
合、前記第２のビットライン対と前記第２のデータライ
ン対とを実質的に非接続にする前記第２のスイッチ回路
と、 前記第３のビットライン対と前記第１のデータライン対
との間に接続され、前記第１もしくは前記第２の論理レ
ベルを有する第３の制御信号が与えられる第３のスイッ
チ回路であって、前記第１の制御信号が前記第２の論理
レベルを有し、前記第３の制御信号が前記第１の論理レ
ベルを有する場合、前記第３のビットライン対に与えら
れたデータを前記第１のデータライン対に転送し、前記
第３の制御信号が前記第２の論理レベルを有する場合、
前記第３のビットライン対と前記第１のデータライン対
とを実質的に非接続にする前記第３のスイッチ回路と、 前記第４のビットライン対と前記第２のデータライン対
との間に接続され、前記第１もしくは前記第２の論理レ
ベルを有する第４の制御信号が与えられる第４のスイッ
チ回路であって、前記第２の制御信号が前記第２の論理
レベルを有し、前記第４の制御信号が前記第１の論理レ
ベルを有する場合、前記第４のビットライン対に与えら
れたデータを前記第２のデータライン対に転送し、前記
第４の制御信号が前記第２の論理レベルを有する場合、
前記第４のビットライン対と前記第４のデータライン対
とを実質的に非接続にする前記第４のスイッチ回路と、 前記第１及び第２のデータライン対に接続され、それぞ
れ前記第１もしくは第２の論理レベルを有する第５及び
第６の制御信号が与えられる出力バッファ回路であっ
て、 前記第１及び前記第５の制御信号が前記第１の論理レベ
ルを有し、前記第３及び第６の制御信号が前記第２の論
理レベルを有する場合、前記第１のメモリセルより前記
第１のデータラインに与えられたデータを出力し、 前記第２及び第６の制御信号が前記第１の論理レベルを
有し、前記第１、第４及び第５の制御信号が前記第２の
論理レベルを有する場合、前記第２のメモリセルより前
記第２のデータラインに与えられたデータを出力し、 前記第３及び第５の制御信号が前記第１の論理レベルを
有し、前記第１及び第６の制御信号が前記第２の論理レ
ベルを有する場合、前記第３のメモリセルより前記第１
のデータラインに与えられたデータを出力し、 前記第４及び第６の制御信号が前記第１の論理レベルを
有し、前記第２及び第５の制御信号が前記第２の論理レ
ベルを有する場合、前記第４のメモリセルより前記第２
のデータラインに与えられたデータを出力する前記出力
バッファ回路とを備えることにより、 前記第１のデータラインに与えられた前記第１のビット
ライン対からのデータが前記出力バッファ回路より出力
されている期間に、前記第２のビットライン対から前記
第２のデータライン対へデータが与えられ、 前記第２のデータライン対に与えられた前記第２のビッ
トライン対からのデータが前記出力バッファ回路より出
力されている期間に前記第３のビットライン対から前記
第１のデータライン対へデータが与えられることを特徴
とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5189709A JPH07122988B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5189709A JPH07122988B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038758A Division JPH0787037B2 (ja) | 1984-03-02 | 1984-03-02 | 半導体メモリ回路のデータ書込方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH076580A true JPH076580A (ja) | 1995-01-10 |
| JPH07122988B2 JPH07122988B2 (ja) | 1995-12-25 |
Family
ID=16245883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5189709A Expired - Lifetime JPH07122988B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122988B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891590A (ja) * | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | メモリシステム |
| JPS58133698A (ja) * | 1982-02-02 | 1983-08-09 | Nec Corp | 半導体メモリ装置 |
-
1993
- 1993-07-30 JP JP5189709A patent/JPH07122988B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5891590A (ja) * | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | メモリシステム |
| JPS58133698A (ja) * | 1982-02-02 | 1983-08-09 | Nec Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07122988B2 (ja) | 1995-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |