JPH0767823B2 - 圧縮文字パターン生成回路 - Google Patents
圧縮文字パターン生成回路Info
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- JPH0767823B2 JPH0767823B2 JP5076088A JP5076088A JPH0767823B2 JP H0767823 B2 JPH0767823 B2 JP H0767823B2 JP 5076088 A JP5076088 A JP 5076088A JP 5076088 A JP5076088 A JP 5076088A JP H0767823 B2 JPH0767823 B2 JP H0767823B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/12—Digital output to print unit, e.g. line printer, chain printer
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Controls And Circuits For Display Device (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は標準文字パターンから標準文字パターンを1/2
倍に圧縮した圧縮文字パターンを生成する圧縮文字パタ
ーン生成回路に関する。
倍に圧縮した圧縮文字パターンを生成する圧縮文字パタ
ーン生成回路に関する。
ドットマトリクスプリンタを有するワードプロセッサ等
に於いては、標準文字パターンの1/2倍に圧縮された圧
縮文字パターンを表示，印字することが従来より行なわ
れている。
に於いては、標準文字パターンの1/2倍に圧縮された圧
縮文字パターンを表示，印字することが従来より行なわ
れている。
ところで、圧縮文字パターンを表示，印字する場合、従
来はソフトウェアで演算を行なうことにより標準文字パ
ターンから圧縮文字パターンを生成し、生成した圧縮文
字パターンを使用して表示，印字を行なうか、或いは圧
縮文字パターン専用のフォントメモリを設け、この圧縮
文字パターン専用のフォントメモリに記憶されている圧
縮文字パターンに基づいて表示，印字を行なうようにし
ている。
来はソフトウェアで演算を行なうことにより標準文字パ
ターンから圧縮文字パターンを生成し、生成した圧縮文
字パターンを使用して表示，印字を行なうか、或いは圧
縮文字パターン専用のフォントメモリを設け、この圧縮
文字パターン専用のフォントメモリに記憶されている圧
縮文字パターンに基づいて表示，印字を行なうようにし
ている。
しかし、ソフトウェアで演算を行なうことにより標準文
字パターンから圧縮文字パターンを生成するのでは、中
央処理装置（CPU）に負担がかかり、表示，印字速度が
低下してしまう問題がある。また、圧縮文字パターン専
用のフォントメモリを設ける場合は、表示，印字速度を
高いものとすることはできるが、全ての標準文字パター
ン対応の圧縮文字パターンをフォントメモリに格納して
おく必要があるので、膨大な量のメモリを必要とする問
題がある。
字パターンから圧縮文字パターンを生成するのでは、中
央処理装置（CPU）に負担がかかり、表示，印字速度が
低下してしまう問題がある。また、圧縮文字パターン専
用のフォントメモリを設ける場合は、表示，印字速度を
高いものとすることはできるが、全ての標準文字パター
ン対応の圧縮文字パターンをフォントメモリに格納して
おく必要があるので、膨大な量のメモリを必要とする問
題がある。
本発明は前述の如き問題点を解決したものであり、その
目的はメモリ容量を増大させることなく、圧縮文字を高
速に表示，印字できるようにすることにある。
目的はメモリ容量を増大させることなく、圧縮文字を高
速に表示，印字できるようにすることにある。
本発明は前述の如き問題点を解決するため、ｍカラム×
ｎローのドット情報によって表された標準文字パターン
から前記標準文字パターンを1/2倍に圧縮した圧縮文字
パターンを生成する圧縮文字パターン成形回路に於い
て、 前記標準文字パターンを入力とし、同一ローに連続して
存在する文字部分を示すドット情報を、文字部分を示す
ドット情報と非文字部分を示すドット情報とが交互に並
ぶように変換して出力するドット制御回路と、 該ドット制御回路の出力の内の奇数カラムのドット情報
を一時記憶する奇数カラム記憶レジスタと、 前記ドット制御回路の出力の内の偶数カラムのドット情
報を一時記憶する偶数カラム記憶レジスタと、 前記奇数カラム記憶レジスタに記憶された１カラム分の
ドット情報と前記偶数カラム記憶レジスタに記憶された
１カラム分のドット情報との論理和をとることにより、
１カラム分のドット情報を生成する合成回路とを設けた
ものである。
ｎローのドット情報によって表された標準文字パターン
から前記標準文字パターンを1/2倍に圧縮した圧縮文字
パターンを生成する圧縮文字パターン成形回路に於い
て、 前記標準文字パターンを入力とし、同一ローに連続して
存在する文字部分を示すドット情報を、文字部分を示す
ドット情報と非文字部分を示すドット情報とが交互に並
ぶように変換して出力するドット制御回路と、 該ドット制御回路の出力の内の奇数カラムのドット情報
を一時記憶する奇数カラム記憶レジスタと、 前記ドット制御回路の出力の内の偶数カラムのドット情
報を一時記憶する偶数カラム記憶レジスタと、 前記奇数カラム記憶レジスタに記憶された１カラム分の
ドット情報と前記偶数カラム記憶レジスタに記憶された
１カラム分のドット情報との論理和をとることにより、
１カラム分のドット情報を生成する合成回路とを設けた
ものである。
ドット制御回路は同一ローに連続して存在する文字部分
を示すドット情報を、文字部分を示すドット情報と非文
字部分を示すドット情報とが交互に並ぶように交換して
出力する。奇数カラム記憶レジスタはドット制御回路の
出力の内の奇数カラムのドット情報を一時記憶し、偶数
カラム記憶レジスタはドット制御回路の出力の内の偶数
カラムのドット情報を一時記憶する。合成回路は奇数カ
ラム記憶レジスタの内容と偶数カラム記憶レジスタの内
容との論理和をとることにより、１カラム分のドット情
報を生成する。
を示すドット情報を、文字部分を示すドット情報と非文
字部分を示すドット情報とが交互に並ぶように交換して
出力する。奇数カラム記憶レジスタはドット制御回路の
出力の内の奇数カラムのドット情報を一時記憶し、偶数
カラム記憶レジスタはドット制御回路の出力の内の偶数
カラムのドット情報を一時記憶する。合成回路は奇数カ
ラム記憶レジスタの内容と偶数カラム記憶レジスタの内
容との論理和をとることにより、１カラム分のドット情
報を生成する。
〔実施例〕 次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の実施例のブロック図であり、フォント
メモリ１と、カラムセレクタ２と、制御部３と、ドット
制御回路４と、奇数カラム記憶レジスタ５と、偶数カラ
ム記憶レジスタ６と、合成回路７と、カラム制御回路８
とを含んでいる。
メモリ１と、カラムセレクタ２と、制御部３と、ドット
制御回路４と、奇数カラム記憶レジスタ５と、偶数カラ
ム記憶レジスタ６と、合成回路７と、カラム制御回路８
とを含んでいる。
フォントメモリ１には第２図（ａ）に示すような24×24
ドット構成の標準文字パターンが複数格納されている。
尚、本実施例では●が論理“1"に対応し、○が論理“0"
に対応するものとする。
ドット構成の標準文字パターンが複数格納されている。
尚、本実施例では●が論理“1"に対応し、○が論理“0"
に対応するものとする。
制御部３はフォントメモリ１に文字アドレスA1を加え、
カラムセレクタ２に加えるカラムアドレスA2をa1〜a24
まで順次変化させることにより、文字アドレスA1で選択
した文字のドット情報を１カラムずつカラムセレクタ２
から出力させる。即ちカラムセレクタ２からは第１カラ
ムの第１ローから第24ローまでのドット情報Ｄ1,1〜Ｄ
1,24、第２カラムの第１ローから第24ローまでのドット
情報Ｄ2,1〜Ｄ2,24、…、第24カラムの第１ローから第2
4ローまでのドット情報Ｄ24,1〜Ｄ24,24が順次出力され
る。尚、ドット情報Ｄi,jは第ｉカラムの第ｊローのド
ット情報を示している。
カラムセレクタ２に加えるカラムアドレスA2をa1〜a24
まで順次変化させることにより、文字アドレスA1で選択
した文字のドット情報を１カラムずつカラムセレクタ２
から出力させる。即ちカラムセレクタ２からは第１カラ
ムの第１ローから第24ローまでのドット情報Ｄ1,1〜Ｄ
1,24、第２カラムの第１ローから第24ローまでのドット
情報Ｄ2,1〜Ｄ2,24、…、第24カラムの第１ローから第2
4ローまでのドット情報Ｄ24,1〜Ｄ24,24が順次出力され
る。尚、ドット情報Ｄi,jは第ｉカラムの第ｊローのド
ット情報を示している。
カラム制御回路８は制御部３から出力されるカラムアド
レスA2に従ってクロック信号CK1〜CK3及びリセット信号
ａを出力する。
レスA2に従ってクロック信号CK1〜CK3及びリセット信号
ａを出力する。
ドット制御回路４は24個のアンドゲートAND1〜AND24
と、24個のＤ型フリップフロップ回路FF1〜FF24とから
構成されている。アンドゲートAND1〜AND24の一方の入
力端子にはそれぞれカラムセレクタ２から出力された第
１ローから第24ローまでのドット情報Ｄi,1〜Ｄi,24が
加えられ、他方の入力端子にはＤ型フリップフロップ回
路FF1〜FF24の出力が加えられている。Ｄ型フリップ
フロップ回路FF1〜FF24のクロック端子CKにはカラム制
御回路８から出力されたクロック信号CK1が加えられ、
リセット端子Ｒにはカラム制御回路８から出力されたリ
セット信号ａが加えられている。
と、24個のＤ型フリップフロップ回路FF1〜FF24とから
構成されている。アンドゲートAND1〜AND24の一方の入
力端子にはそれぞれカラムセレクタ２から出力された第
１ローから第24ローまでのドット情報Ｄi,1〜Ｄi,24が
加えられ、他方の入力端子にはＤ型フリップフロップ回
路FF1〜FF24の出力が加えられている。Ｄ型フリップ
フロップ回路FF1〜FF24のクロック端子CKにはカラム制
御回路８から出力されたクロック信号CK1が加えられ、
リセット端子Ｒにはカラム制御回路８から出力されたリ
セット信号ａが加えられている。
奇数カラム記憶レジスタ５は24個のＤ型フリップフロッ
プ回路FF101〜FF124から構成され、各Ｄ型フリップフロ
ップ回路FF101〜FF124のデータ端子Ｄにはそれぞれドッ
ト制御回路４内のＤ型フリップフロップ回路FF1〜FF24
のＱ出力が加えられ、クロック端子CKにはカラム制御回
路８から出力されるクロック信号CK2が加えられてい
る。また、偶数カラム記憶レジスタ６は24個のＤ型フリ
ップフロップ回路FF201〜FF224から構成され、各Ｄ型フ
リップフロップ回路FF201〜FF224のデータ端子ＤにはＤ
型フリップフロップ回路FF1〜FF24のＱ出力が加えら
れ、クロック端子CKにはカラム制御回路８から出力され
たクロック信号CK3が加えられている。
プ回路FF101〜FF124から構成され、各Ｄ型フリップフロ
ップ回路FF101〜FF124のデータ端子Ｄにはそれぞれドッ
ト制御回路４内のＤ型フリップフロップ回路FF1〜FF24
のＱ出力が加えられ、クロック端子CKにはカラム制御回
路８から出力されるクロック信号CK2が加えられてい
る。また、偶数カラム記憶レジスタ６は24個のＤ型フリ
ップフロップ回路FF201〜FF224から構成され、各Ｄ型フ
リップフロップ回路FF201〜FF224のデータ端子ＤにはＤ
型フリップフロップ回路FF1〜FF24のＱ出力が加えら
れ、クロック端子CKにはカラム制御回路８から出力され
たクロック信号CK3が加えられている。
合成回路７は24個のオアゲートOR1〜OR24から構成さ
れ、各オアゲートOR1〜OR24の一方の入力端子にはそれ
ぞれ奇数カラム記憶レジスタ５内のＤ型フリップフロッ
プ回路FF101〜FF124のＱ出力が加えられ、他方の入力端
子にはそれぞれ偶数カラム記憶レジスタ６内のＤ型フリ
ップフロップ回路FF201〜FF224のＱ出力が加えられてい
る。
れ、各オアゲートOR1〜OR24の一方の入力端子にはそれ
ぞれ奇数カラム記憶レジスタ５内のＤ型フリップフロッ
プ回路FF101〜FF124のＱ出力が加えられ、他方の入力端
子にはそれぞれ偶数カラム記憶レジスタ６内のＤ型フリ
ップフロップ回路FF201〜FF224のＱ出力が加えられてい
る。
第３図は第１図の動作説明図であり、以下各図を参照し
て本実施例の動作を説明する。
て本実施例の動作を説明する。
制御部３は表示，印字等を行なう文字が指定されると、
指定された文字対応の文字アドレスA1を出力すると共
に、第３図（ａ）に示すように、カラムアドレスA2をa1
からa24まで順次変化させる。これにより、文字アドレ
スA1によって選択された文字の第１カラムから第24カラ
ムまでのドット情報がカラムセレクタ２より順次出力さ
れ、アンドゲートAND1〜AND24に加えられる。
指定された文字対応の文字アドレスA1を出力すると共
に、第３図（ａ）に示すように、カラムアドレスA2をa1
からa24まで順次変化させる。これにより、文字アドレ
スA1によって選択された文字の第１カラムから第24カラ
ムまでのドット情報がカラムセレクタ２より順次出力さ
れ、アンドゲートAND1〜AND24に加えられる。
カラム制御回路８は制御部３から出力されるカラムアド
レスA2が変化する毎に第３図（ｂ）に示すように、クロ
ック信号CK1を出力し、カラムアドレスA2が奇数アドレ
スに変化した場合はクロック信号CK1を出力した後、同
図（ｃ）に示すようにクロック信号CK2を出力し、カラ
ムアドレスA2が偶数に変化した場合はクロック信号CK1
を出力した後、同図（ｄ）に示すようにクロック信号CK
3を出力し、カラムアドレスA2がa24に変化した場合はク
ロック信号CK3を出力した後、同図（ｅ）に示すよう
に、リセット信号ａを出力する。
レスA2が変化する毎に第３図（ｂ）に示すように、クロ
ック信号CK1を出力し、カラムアドレスA2が奇数アドレ
スに変化した場合はクロック信号CK1を出力した後、同
図（ｃ）に示すようにクロック信号CK2を出力し、カラ
ムアドレスA2が偶数に変化した場合はクロック信号CK1
を出力した後、同図（ｄ）に示すようにクロック信号CK
3を出力し、カラムアドレスA2がa24に変化した場合はク
ロック信号CK3を出力した後、同図（ｅ）に示すよう
に、リセット信号ａを出力する。
今、例えば、文字アドレスA1によって第２図（ａ）に示
した文字「漢」の標準文字パターンが選択され、カラム
アドレスA2がa1からa24まで順次変化したとすると、文
字「漢」の標準文字パターンの第１カラムの第１ロー〜
第24ローのドット情報Ｄ1,1〜Ｄ1,24，第２カラムの第
１ロー〜第24ローのドット情報Ｄ2,1〜Ｄ2,24，…，第2
4カラムの第１ロー〜第24ローのドット情報Ｄ24,1〜Ｄ
24,24がカラムセレクタ２より順次出力される。カラム
セレクタ２から出力された第１ロー〜第24ローのドット
情報Ｄi,1〜Ｄi,24はそれぞれアンドゲートAND1〜AND24
の一方の入力端子に加えられる。第３図（ｆ）はアンド
ゲートAND1に加えられるドット情報Ｄ1,1〜Ｄ1,24を示
しており、カラムアドレスA2がa11〜a13,a17〜a19の時
に加えられるドット情報Ｄ1,11〜Ｄ1,13,D1,17〜Ｄ1,19
が“1"になっている。即ち、文字「漢」の標準文字パタ
ーンの第１ローに於いては、第２図（ａ）に示すよう
に、第11カラム〜第13カラム，第17カラム〜第19カラム
のみが●になっているので、ドット情報Ｄ1,11〜
Ｄ1,13,D1,17〜Ｄ1,19のみが“1"となる。
した文字「漢」の標準文字パターンが選択され、カラム
アドレスA2がa1からa24まで順次変化したとすると、文
字「漢」の標準文字パターンの第１カラムの第１ロー〜
第24ローのドット情報Ｄ1,1〜Ｄ1,24，第２カラムの第
１ロー〜第24ローのドット情報Ｄ2,1〜Ｄ2,24，…，第2
4カラムの第１ロー〜第24ローのドット情報Ｄ24,1〜Ｄ
24,24がカラムセレクタ２より順次出力される。カラム
セレクタ２から出力された第１ロー〜第24ローのドット
情報Ｄi,1〜Ｄi,24はそれぞれアンドゲートAND1〜AND24
の一方の入力端子に加えられる。第３図（ｆ）はアンド
ゲートAND1に加えられるドット情報Ｄ1,1〜Ｄ1,24を示
しており、カラムアドレスA2がa11〜a13,a17〜a19の時
に加えられるドット情報Ｄ1,11〜Ｄ1,13,D1,17〜Ｄ1,19
が“1"になっている。即ち、文字「漢」の標準文字パタ
ーンの第１ローに於いては、第２図（ａ）に示すよう
に、第11カラム〜第13カラム，第17カラム〜第19カラム
のみが●になっているので、ドット情報Ｄ1,11〜
Ｄ1,13,D1,17〜Ｄ1,19のみが“1"となる。
アンドゲートAND1〜AND24はそれぞれカラムセレクタ２
から加えられた第１ローから第24ローのドット情報Ｄ
i,1〜Ｄi,24とＤ型フリップフロップ回路FF1〜FF24の
出力との論理積をとってＤ型フリップフロップ回路FF1
〜FF24のデータ端子Ｄに加え、Ｄ型フリップフロップ回
路FF1〜FF24はカラム制御回路８からのクロック信号CK1
に従ってアンドゲートAND1〜AND24の出力を保持する。
従って、Ｄ型フリップフロップ回路FF1〜FF24のＱ出力
はそれぞれ第１ロー〜第24ローのドット情報に“1"が連
続して存在する場合、連続する“1"の内、偶数番目の
“1"を“0"に変えたものとなる。例えば、第３図（ｆ）
に示す第１ローのドット情報がアンドゲートAND1を介し
て加えられるＤ型フリップフロップ回路FF1の出力信号
は同図（ｇ）に示すものとなる。従って、ドット制御回
路４の出力を●,Oで表すと、第２図（ｂ）に示すよう
に、連続する●の内、偶数番目の●を○に変えたものと
なる。このように、文字を形成する部分（文字部分）を
示すドット情報が連続する場合、その箇所を文字部分を
示すドット情報と非文字部分を示すドット情報とが交互
に並ぶように交換するのは、文字を圧縮合成する際、文
字のつぶれを防止するためである。
から加えられた第１ローから第24ローのドット情報Ｄ
i,1〜Ｄi,24とＤ型フリップフロップ回路FF1〜FF24の
出力との論理積をとってＤ型フリップフロップ回路FF1
〜FF24のデータ端子Ｄに加え、Ｄ型フリップフロップ回
路FF1〜FF24はカラム制御回路８からのクロック信号CK1
に従ってアンドゲートAND1〜AND24の出力を保持する。
従って、Ｄ型フリップフロップ回路FF1〜FF24のＱ出力
はそれぞれ第１ロー〜第24ローのドット情報に“1"が連
続して存在する場合、連続する“1"の内、偶数番目の
“1"を“0"に変えたものとなる。例えば、第３図（ｆ）
に示す第１ローのドット情報がアンドゲートAND1を介し
て加えられるＤ型フリップフロップ回路FF1の出力信号
は同図（ｇ）に示すものとなる。従って、ドット制御回
路４の出力を●,Oで表すと、第２図（ｂ）に示すよう
に、連続する●の内、偶数番目の●を○に変えたものと
なる。このように、文字を形成する部分（文字部分）を
示すドット情報が連続する場合、その箇所を文字部分を
示すドット情報と非文字部分を示すドット情報とが交互
に並ぶように交換するのは、文字を圧縮合成する際、文
字のつぶれを防止するためである。
ドット制御回路４内のＤ型フリップフロップ回路FF1〜F
F24の出力信号は奇数カラム記憶レジスタ５内のＤ型フ
リップフロップ回路FF101〜FF124及び偶数カラム記憶レ
ジスタ６内のＤ型フリップフロップ回路FF201〜FF224に
加えられる。奇数カラム記憶レジスタ５内のＤ型フリッ
プフロップ回路FF101〜FF124は第３図（ｃ）に示したク
ロック信号CK2に従ってＤ型フリップフロップ回路FF1〜
FF24の出力信号を保持，出力し、偶数カラム記憶レジス
タ６内のＤ型フリップフロップ回路FF201〜FF224は同図
（ｄ）に示したクロック信号CK3に従ってＤ型フリップ
フロップ回路FF1〜FF24の出力信号を保持，出力する。
従って、奇数カラム記憶レジスタ５内の各Ｄ型フリップ
フロップ回路FF101〜FF124はドット制御回路４から出力
されたドット情報の内、奇数カラムのドット情報を保
持，出力し、偶数カラム記憶レジスタ６内の各Ｄ型フリ
ップフロップ回路FF201〜FF224はドット制御回路４から
出力されたドット情報の内、偶数カラムのドット情報を
保持，出力することになる。第３図（ｈ）は奇数カラム
記憶レジスタ５内のＤ型フリップフロップ回路FF101の
出力信号を、同図（ｉ）は偶数カラム記憶レジスタ６内
のＤ型フリップフロップ回路FF201の出力信号を示して
いる。
F24の出力信号は奇数カラム記憶レジスタ５内のＤ型フ
リップフロップ回路FF101〜FF124及び偶数カラム記憶レ
ジスタ６内のＤ型フリップフロップ回路FF201〜FF224に
加えられる。奇数カラム記憶レジスタ５内のＤ型フリッ
プフロップ回路FF101〜FF124は第３図（ｃ）に示したク
ロック信号CK2に従ってＤ型フリップフロップ回路FF1〜
FF24の出力信号を保持，出力し、偶数カラム記憶レジス
タ６内のＤ型フリップフロップ回路FF201〜FF224は同図
（ｄ）に示したクロック信号CK3に従ってＤ型フリップ
フロップ回路FF1〜FF24の出力信号を保持，出力する。
従って、奇数カラム記憶レジスタ５内の各Ｄ型フリップ
フロップ回路FF101〜FF124はドット制御回路４から出力
されたドット情報の内、奇数カラムのドット情報を保
持，出力し、偶数カラム記憶レジスタ６内の各Ｄ型フリ
ップフロップ回路FF201〜FF224はドット制御回路４から
出力されたドット情報の内、偶数カラムのドット情報を
保持，出力することになる。第３図（ｈ）は奇数カラム
記憶レジスタ５内のＤ型フリップフロップ回路FF101の
出力信号を、同図（ｉ）は偶数カラム記憶レジスタ６内
のＤ型フリップフロップ回路FF201の出力信号を示して
いる。
合成回路７は奇数カラム記憶レジスタ５の各Ｄ型フリッ
プフロップ回路FF101〜FF124の出力信号と偶数カラム記
憶レジスタ６内の各Ｄ型フリップフロップ回路FF201〜F
F224の出力信号との論理和をオアゲートOR1〜OR24でと
ることにより、圧縮合成を行なう。第３図（ｊ）は合成
回路７によって圧縮合成された圧縮文字パターンを示し
ている。
プフロップ回路FF101〜FF124の出力信号と偶数カラム記
憶レジスタ６内の各Ｄ型フリップフロップ回路FF201〜F
F224の出力信号との論理和をオアゲートOR1〜OR24でと
ることにより、圧縮合成を行なう。第３図（ｊ）は合成
回路７によって圧縮合成された圧縮文字パターンを示し
ている。
以上説明したように、本発明は、標準文字パターンの同
一ローに連続して存在する文字部分を示すドット情報
を、文字部分を示すドット情報と非文字部分を示すドッ
ト情報とが交互に並ぶように変換して出力するドット制
御回路と、ドット制御回路から出力される奇数，偶数カ
ラムのドット情報を一時記憶する奇数，偶数カラム記憶
レジスタと、奇数，偶数カラム記憶レジスタの内容を、
論理和をとることにより合成する合成回路とを備えたも
のであり、ハードウェアにより標準文字パターンから圧
縮文字パターンを生成するようにしたものであるので、
圧縮文字パターン専用のフォントメモリを設けることな
く、処理速度を向上できる効果がある。また、ドット制
御回路で、同一ローに連続して存在する文字部分を示す
ドット情報を、文字部分を示すドット情報と非文字部分
を示すドット情報とが交互に並ぶように変換し、その
後、合成回路で偶数カラム，奇数カラムのドット情報を
合成して圧縮文字パターンを生成するようにしたもので
あるので、つぶれの無い高品質の圧縮文字パターンを生
成することができる効果もある。
一ローに連続して存在する文字部分を示すドット情報
を、文字部分を示すドット情報と非文字部分を示すドッ
ト情報とが交互に並ぶように変換して出力するドット制
御回路と、ドット制御回路から出力される奇数，偶数カ
ラムのドット情報を一時記憶する奇数，偶数カラム記憶
レジスタと、奇数，偶数カラム記憶レジスタの内容を、
論理和をとることにより合成する合成回路とを備えたも
のであり、ハードウェアにより標準文字パターンから圧
縮文字パターンを生成するようにしたものであるので、
圧縮文字パターン専用のフォントメモリを設けることな
く、処理速度を向上できる効果がある。また、ドット制
御回路で、同一ローに連続して存在する文字部分を示す
ドット情報を、文字部分を示すドット情報と非文字部分
を示すドット情報とが交互に並ぶように変換し、その
後、合成回路で偶数カラム，奇数カラムのドット情報を
合成して圧縮文字パターンを生成するようにしたもので
あるので、つぶれの無い高品質の圧縮文字パターンを生
成することができる効果もある。
第１図は本発明の実施例のブロック図、 第２図は文字パターンの処理例を示す図及び、 第３図は第１図の動作説明図である。 図に於いて、１……フォントメモリ、２……カラムセレ
クタ、３……制御部、４……ドット制御回路、５……奇
数カラム記憶レジスタ、６……偶数カラム記憶レジス
タ、７……合成回路、８……カラム制御回路、AND1〜AN
D24……アンドゲート、FF1〜FF24,FF101〜FF124,FF201
〜FF224……Ｄ型フリップフロップ回路、OR1〜OR24……
オアゲート。
クタ、３……制御部、４……ドット制御回路、５……奇
数カラム記憶レジスタ、６……偶数カラム記憶レジス
タ、７……合成回路、８……カラム制御回路、AND1〜AN
D24……アンドゲート、FF1〜FF24,FF101〜FF124,FF201
〜FF224……Ｄ型フリップフロップ回路、OR1〜OR24……
オアゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 正幸 静岡県掛川市下俣４番２号 静岡日本電気 株式会社内 (56)参考文献 特開 昭62−290546（ＪＰ，Ａ) 特開 昭60−68969（ＪＰ，Ａ) 特開 昭63−135258（ＪＰ，Ａ) 特開 昭63−236659（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ｍカラム×ｎローのドット情報によって表
された標準文字パターンから前記標準文字パターンを1/
2倍に圧縮した圧縮文字パターンを生成する圧縮文字パ
ターン生成回路に於いて、 前記標準文字パターンを入力とし、同一ローに連続して
存在する文字部分を示すドット情報を、文字部分を示す
ドット情報と非文字部分を示すドット情報とが交互に並
ぶように変換して出力するドット制御回路と、 該ドット制御回路の出力の内の奇数カラムのドット情報
を一時記憶する奇数カラム記憶レジスタと、 前記ドット制御回路の出力の内の偶数カラムのドット情
報を一時記憶する偶数カラム記憶レジスタと、 前記奇数カラム記憶レジスタに記憶された１カラム分の
ドット情報と前記偶数カラム記憶レジスタに記憶された
１カラム分のドット情報との論理和をとることにより、
１カラム分のドット情報を生成する合成回路とを含むこ
とを特徴とする圧縮文字パターン生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076088A JPH0767823B2 (ja) | 1988-03-04 | 1988-03-04 | 圧縮文字パターン生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076088A JPH0767823B2 (ja) | 1988-03-04 | 1988-03-04 | 圧縮文字パターン生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225563A JPH01225563A (ja) | 1989-09-08 |
| JPH0767823B2 true JPH0767823B2 (ja) | 1995-07-26 |
Family
ID=12867788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5076088A Expired - Fee Related JPH0767823B2 (ja) | 1988-03-04 | 1988-03-04 | 圧縮文字パターン生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767823B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068969A (ja) * | 1983-09-27 | 1985-04-19 | Oki Electric Ind Co Ltd | ドットプリンタの印字方法 |
| JPS62290546A (ja) * | 1986-06-10 | 1987-12-17 | Canon Inc | 記録装置 |
-
1988
- 1988-03-04 JP JP5076088A patent/JPH0767823B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01225563A (ja) | 1989-09-08 |
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