JPH0770949B2 - デシメーション用ディジタルフィルタ - Google Patents
デシメーション用ディジタルフィルタInfo
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- JPH0770949B2 JPH0770949B2 JP63203541A JP20354188A JPH0770949B2 JP H0770949 B2 JPH0770949 B2 JP H0770949B2 JP 63203541 A JP63203541 A JP 63203541A JP 20354188 A JP20354188 A JP 20354188A JP H0770949 B2 JPH0770949 B2 JP H0770949B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はデシメーション用ディジタルフィルタに係り、
特に第１種ナイキスト基準を満足するフィルタ係数を用
いたものに関する。
特に第１種ナイキスト基準を満足するフィルタ係数を用
いたものに関する。
従来の技術 近年のデシメーション用ディジタルフィルタは、A/D変
換器をオーバーサンプリングで用いることと合わせて広
く利用されている。従来のデシメーション用ディジタル
フィルタは、例えばラジオ技術1988年５月号pp134〜139
に示されている。
換器をオーバーサンプリングで用いることと合わせて広
く利用されている。従来のデシメーション用ディジタル
フィルタは、例えばラジオ技術1988年５月号pp134〜139
に示されている。
以下に、従来のデシメーション用ディジタルフィルタを
第８図に示し、この図について説明する。
第８図に示し、この図について説明する。
101、102はシフトレジスタであり、シフトレジスタ100
は127段、シフトレジスタ101は128段である。102は１ビ
ットの遅延回路である。103、104はセレクタである。10
5は加算器である。106は乗算器である。107は係数ROMで
あり、タップ係数Kn（ｎ＝０〜127）を記憶している。1
08は累算器であり、乗算器106出力の乗算を行なう。
は127段、シフトレジスタ101は128段である。102は１ビ
ットの遅延回路である。103、104はセレクタである。10
5は加算器である。106は乗算器である。107は係数ROMで
あり、タップ係数Kn（ｎ＝０〜127）を記憶している。1
08は累算器であり、乗算器106出力の乗算を行なう。
次に第８図の動作について説明する。シフトレジスタ10
0、101には、過去の入力データが格納されており、入力
データをAnとして、シフトレジスタ100には古い順でデ
ータが格納されており、A128、A129、…、A254というデ
ータが格納されている。また、シフトレジスタ101に
は、セレクタ103、遅延回路102により、新しい順でデー
タが格納されており、A127、A126、…、A0というデータ
が格納されている。シフトレジスタ100、101が順次シフ
ト動作を行なうにつれて、シフトレジスタ100、101の出
力には、A128とA127、A129とA126、…、A254とA1、次い
で入力A255とA0が現われる。これらの値が加算器105に
て加算され、乗算器106にてタップ係数Knとの乗算が行
なわれる。累算器108にて乗算結果が累算され出力され
る。故に累算器出力は、 （A128＋A127）・K127＋（A129＋A126）・K126 ＋…＋（A255＋A0）・K0 となる。フィルタ係数Knを適切に定めることにより、低
域通過フィルタを構成することが出来、これによりデシ
メーションを行なうことが出来る。
0、101には、過去の入力データが格納されており、入力
データをAnとして、シフトレジスタ100には古い順でデ
ータが格納されており、A128、A129、…、A254というデ
ータが格納されている。また、シフトレジスタ101に
は、セレクタ103、遅延回路102により、新しい順でデー
タが格納されており、A127、A126、…、A0というデータ
が格納されている。シフトレジスタ100、101が順次シフ
ト動作を行なうにつれて、シフトレジスタ100、101の出
力には、A128とA127、A129とA126、…、A254とA1、次い
で入力A255とA0が現われる。これらの値が加算器105に
て加算され、乗算器106にてタップ係数Knとの乗算が行
なわれる。累算器108にて乗算結果が累算され出力され
る。故に累算器出力は、 （A128＋A127）・K127＋（A129＋A126）・K126 ＋…＋（A255＋A0）・K0 となる。フィルタ係数Knを適切に定めることにより、低
域通過フィルタを構成することが出来、これによりデシ
メーションを行なうことが出来る。
発明が解決しようとする課題 しかしながら上記のような構成では、シフトレジスタと
してタップ係数分のレジスタを持つ必要があり、装置が
大規模になり、また演算回路も多いという問題点があっ
た。
してタップ係数分のレジスタを持つ必要があり、装置が
大規模になり、また演算回路も多いという問題点があっ
た。
本発明は上記の問題点に鑑み、小規模の記憶装置で、し
かも演算回路の少なくて済むデシメーション用ディジタ
ルフィルタを提供するものである。
かも演算回路の少なくて済むデシメーション用ディジタ
ルフィルタを提供するものである。
課題を解決するための手段 上記課題を解決するため本発明によるデシメーション用
ディジタルフィルタは、連続して与えられるディジタル
データを交互に格納する第１、第２の記憶装置と、第１
種ナイキスト基準を満足する係数データを格納した係数
メモリと、上記第１の記憶装置と上記係数メモリのデー
タに格納されたデータの乗算を行なう乗算器と、上記乗
算器出力の累算を行なう累算器とを備え、上記乗算器
が、上記ディジタルデータを上記第１の記憶装置に格納
する周期内に、上記第１の記憶装置と上記係数メモリの
データに格納されたデータを順次読み出し、各々のデー
タの乗算を行なう乗算器であり、上記累算器が、上記第
２の記憶装置より読みだしたデータを初期値として上記
周期内に上記乗算器が出力したデータの累算を開始する
累算器であり、上記第２の記憶装置が、格納されたデー
タを所定の周期分遅延させて上記累算器へ出力する記憶
装置であり、上記累算器の累算終了時のデータをデシメ
ーション出力として取り出すように構成したものであ
る。また、連続して与えられるディジタルデータを交互
に格納する第１、第２の記憶装置と、係数データを格納
した係数メモリと、上記第１の記憶装置と上記係数メモ
リのデータに格納されたデータの乗算を行なう乗算器
と、上記乗算器出力の累算を行なう累算器と、上記乗算
器出力と上記第２の記憶装置の出力との加算を行なう加
算器とを備え、上記乗算器が、上記ディジタルデータを
上記第１の記憶装置に格納する周期内に、上記第１の記
憶装置と上記係数メモリのデータに格納されたデータを
順次読み出し、各々のデータの乗算を行なう乗算器であ
り、上記累算器が、上記周期内に上記乗算器が出力した
データの累算を行なう累算器であり、上記第２の記憶装
置が、格納されたデータを所定の周期分遅延させて上記
加算器へ出力する記憶装置であり、上記加算器が上記累
算器の累算終了時のデータと上記第２の記憶装置の出力
との加算を行い、該加算結果をデシメーション出力とし
て取り出すように構成したものである。
ディジタルフィルタは、連続して与えられるディジタル
データを交互に格納する第１、第２の記憶装置と、第１
種ナイキスト基準を満足する係数データを格納した係数
メモリと、上記第１の記憶装置と上記係数メモリのデー
タに格納されたデータの乗算を行なう乗算器と、上記乗
算器出力の累算を行なう累算器とを備え、上記乗算器
が、上記ディジタルデータを上記第１の記憶装置に格納
する周期内に、上記第１の記憶装置と上記係数メモリの
データに格納されたデータを順次読み出し、各々のデー
タの乗算を行なう乗算器であり、上記累算器が、上記第
２の記憶装置より読みだしたデータを初期値として上記
周期内に上記乗算器が出力したデータの累算を開始する
累算器であり、上記第２の記憶装置が、格納されたデー
タを所定の周期分遅延させて上記累算器へ出力する記憶
装置であり、上記累算器の累算終了時のデータをデシメ
ーション出力として取り出すように構成したものであ
る。また、連続して与えられるディジタルデータを交互
に格納する第１、第２の記憶装置と、係数データを格納
した係数メモリと、上記第１の記憶装置と上記係数メモ
リのデータに格納されたデータの乗算を行なう乗算器
と、上記乗算器出力の累算を行なう累算器と、上記乗算
器出力と上記第２の記憶装置の出力との加算を行なう加
算器とを備え、上記乗算器が、上記ディジタルデータを
上記第１の記憶装置に格納する周期内に、上記第１の記
憶装置と上記係数メモリのデータに格納されたデータを
順次読み出し、各々のデータの乗算を行なう乗算器であ
り、上記累算器が、上記周期内に上記乗算器が出力した
データの累算を行なう累算器であり、上記第２の記憶装
置が、格納されたデータを所定の周期分遅延させて上記
加算器へ出力する記憶装置であり、上記加算器が上記累
算器の累算終了時のデータと上記第２の記憶装置の出力
との加算を行い、該加算結果をデシメーション出力とし
て取り出すように構成したものである。
作用 上記のように構成することにより係数データとして第１
種ナイキスト基準を満足するものを用い、第２の記憶装
置のデータを累算器にセットして累算を行なう、また或
は、累算後に加算するようにしたため、乗算器を無駄な
く使用することが出来、また、演算回数を大幅に削減す
ることが出来る。しかも、記憶装置の規模を小さくする
ことが出来るものである。
種ナイキスト基準を満足するものを用い、第２の記憶装
置のデータを累算器にセットして累算を行なう、また或
は、累算後に加算するようにしたため、乗算器を無駄な
く使用することが出来、また、演算回数を大幅に削減す
ることが出来る。しかも、記憶装置の規模を小さくする
ことが出来るものである。
実施例 以下図面に基づき本発明の説明を行う。
第１図は本発明によるデシメーション用ディジタルフィ
ルタの実施例である。同図において、1,2はランダムア
クセスメモリ（以下RAMと称す）であり、入力されるデ
ータを記憶する。３は乗算器である。４は係数ROMであ
り、タップ係数を記憶している。ここでは第２図に示す
ような第１種ナイキスト基準を満たす127タップの規格
化されたタップ係数を記憶しており、交互に現われる０
及び最大値（K63＝１）を除いたデータを記憶してい
る。また、その周波数特性は、周波数0.25Fs以上を急峻
に減衰させるようなものとなっている。５は累算器であ
り、端子Ｂに与えられたデータの累算を行なう。また、
端子Ｌに与えられるロード信号LOADが“1"になると端子
Ａより与えられたデータを初期値として取り込む。６、
７はアドレス発生器であり、RAM1、２に対するアドレス
信号を発生する。８はラッチであり、端子CKに与えられ
るクロック信号の立ち上がりに同期してデータを取り込
む。
ルタの実施例である。同図において、1,2はランダムア
クセスメモリ（以下RAMと称す）であり、入力されるデ
ータを記憶する。３は乗算器である。４は係数ROMであ
り、タップ係数を記憶している。ここでは第２図に示す
ような第１種ナイキスト基準を満たす127タップの規格
化されたタップ係数を記憶しており、交互に現われる０
及び最大値（K63＝１）を除いたデータを記憶してい
る。また、その周波数特性は、周波数0.25Fs以上を急峻
に減衰させるようなものとなっている。５は累算器であ
り、端子Ｂに与えられたデータの累算を行なう。また、
端子Ｌに与えられるロード信号LOADが“1"になると端子
Ａより与えられたデータを初期値として取り込む。６、
７はアドレス発生器であり、RAM1、２に対するアドレス
信号を発生する。８はラッチであり、端子CKに与えられ
るクロック信号の立ち上がりに同期してデータを取り込
む。
次に第１図の動作について第３図に示すタイミングチャ
ートとともに説明する。アドレス発生器７はRAM2に対し
て、周期Ｔ（Ｔ＝1/Fs）毎に変化する０〜30の値を繰り
返し発生する。１周期Ｔには０〜63のタイムスロットが
あり、アドレス発生器６は各タイムスロットに対して０
〜63の値をサイクリックに発生する。ここで、アドレス
発生器６は、図示されるように、タイムスロット63で発
生した値（ここでは63）を次の周期の初期値としてスタ
ートするようになっている。
ートとともに説明する。アドレス発生器７はRAM2に対し
て、周期Ｔ（Ｔ＝1/Fs）毎に変化する０〜30の値を繰り
返し発生する。１周期Ｔには０〜63のタイムスロットが
あり、アドレス発生器６は各タイムスロットに対して０
〜63の値をサイクリックに発生する。ここで、アドレス
発生器６は、図示されるように、タイムスロット63で発
生した値（ここでは63）を次の周期の初期値としてスタ
ートするようになっている。
タイムスロット０において、アドレス発生器６がアドレ
ス０を発生すると共にロード信号LOADが“1"になる。こ
れにより、累算器５にRAM2におけるアドレス０の値X0が
セットされる。同時に、書き込み信号WEによってRAM1に
入力データA0が書き込まれると共にアドレス０のRAM1デ
ータD0（＝A0）として乗算器３へ与えられる。次いで乗
算器３出力と係数ROM4より読みだされたタップ係数K0と
の積がとられ、累算器５にて累算される。この時の累算
器５の値S0は、 S0＝D0・K0＋X0 （１） となる。タイムスロット１ではロード信号LOADは“0"、
アドレス発生器６の出力は１、係数ROM4出力はK1である
ので、乗算器３出力はD1・K1となり、累算器５の値S
1は、 S1＝D1・K1＋D0・K0＋X0 （２） となる。同様にして となり、この値がクロック信号CKによってラッチ８に格
納される。
ス０を発生すると共にロード信号LOADが“1"になる。こ
れにより、累算器５にRAM2におけるアドレス０の値X0が
セットされる。同時に、書き込み信号WEによってRAM1に
入力データA0が書き込まれると共にアドレス０のRAM1デ
ータD0（＝A0）として乗算器３へ与えられる。次いで乗
算器３出力と係数ROM4より読みだされたタップ係数K0と
の積がとられ、累算器５にて累算される。この時の累算
器５の値S0は、 S0＝D0・K0＋X0 （１） となる。タイムスロット１ではロード信号LOADは“0"、
アドレス発生器６の出力は１、係数ROM4出力はK1である
ので、乗算器３出力はD1・K1となり、累算器５の値S
1は、 S1＝D1・K1＋D0・K0＋X0 （２） となる。同様にして となり、この値がクロック信号CKによってラッチ８に格
納される。
ここで、タイムスロット62でRAM2に入力データA1が書き
込まれる。このデータがRAM2より読み出されるのは31T
後である。逆に現在読み出されているデータは31T前にR
AM2に書き込まれたデータである。入力データが交互にR
AM1とRAM2に書き込まれている為、X0の値はD31とD32の
間に位置するデータとなる。故に、ラッチ８に格納され
る値は、入力データ列と第２図に示すところの係数Knと
のたたみ込みを行なったものとなる。タップ係数Knの周
波数特性を0.25Fs以上を急峻に減衰させるように設計し
てあるので、入力データ列を1/2にデシメーションした
値がラッチ８出力より得られる。
込まれる。このデータがRAM2より読み出されるのは31T
後である。逆に現在読み出されているデータは31T前にR
AM2に書き込まれたデータである。入力データが交互にR
AM1とRAM2に書き込まれている為、X0の値はD31とD32の
間に位置するデータとなる。故に、ラッチ８に格納され
る値は、入力データ列と第２図に示すところの係数Knと
のたたみ込みを行なったものとなる。タップ係数Knの周
波数特性を0.25Fs以上を急峻に減衰させるように設計し
てあるので、入力データ列を1/2にデシメーションした
値がラッチ８出力より得られる。
このように構成することにより、タイムスロットが実際
のタップ係数の半分で済み、また、メモリもRAM1が64ワ
ード、RAM2が31ワードとなり、従来例で示した場合の約
3/4で済む。
のタップ係数の半分で済み、また、メモリもRAM1が64ワ
ード、RAM2が31ワードとなり、従来例で示した場合の約
3/4で済む。
第４図は、第１図における累算器５の具体例を示すブロ
ック図である。この図を説明すると、21はセレクタであ
り、端子Ｓに与えられている信号が“1"の時は端子Ｂ、
“0"の時は端子Ａに与えられている信号を出力する。22
は加算器である。23はラッチであり、各タイムスロット
毎に入力データをラッチする。このように構成すること
により、累算器５の端子Ｌが“1"の時はセレクタ21が端
子Ａのデータを加算器22に与えるため、ラッチ23の初期
値とすることが出来る。
ック図である。この図を説明すると、21はセレクタであ
り、端子Ｓに与えられている信号が“1"の時は端子Ｂ、
“0"の時は端子Ａに与えられている信号を出力する。22
は加算器である。23はラッチであり、各タイムスロット
毎に入力データをラッチする。このように構成すること
により、累算器５の端子Ｌが“1"の時はセレクタ21が端
子Ａのデータを加算器22に与えるため、ラッチ23の初期
値とすることが出来る。
第５図は本発明によるデシメーション用ディジタルフィ
ルタの他の実施例である。この図において第１図と同一
機能を有するものについては同一の記号を付し詳細な説
明は省略する。第５図を説明すると、12〜15はラッチで
ある。11は加算器である。16はアドレス発生器である。
18は係数ROMであり、第１図に示すところの係数ROM4に
おけるタップ係数Knのうちｎ＝０、２、…、62を格納し
ている。
ルタの他の実施例である。この図において第１図と同一
機能を有するものについては同一の記号を付し詳細な説
明は省略する。第５図を説明すると、12〜15はラッチで
ある。11は加算器である。16はアドレス発生器である。
18は係数ROMであり、第１図に示すところの係数ROM4に
おけるタップ係数Knのうちｎ＝０、２、…、62を格納し
ている。
本実施例は第２図に示されるようにタップ係数がK63を
中心に左右対称であることを利用したものである。即
ち、アドレス発生器16が、０、６、３、１、62、２、6
1、…、31、32とアドレス信号を発生し、そのアドレス
信号に対応したRAMデータをD0、D63、D1、D62、D2、
D61、…、D31、D32として、D0、D1、D2、…、D31をラッ
チ12に一旦ラッチし、D63、D62、D61、…、D32とタイミ
ングを揃えてラッチ13、14にラッチされる。故に加算器
11はD0＋D63、D1＋D62、D2＋D61、…、D31＋D32を出力
する。ラッチ15がこれら加算結果をラッチし、乗算器３
にてタップ係数が掛け合わされ、累算器５にて累算され
る。ここで、累算器５は第１図にて示した通り、累算開
始時にRAM2が出力する値X0を初期セットしてから累算動
作を開始する。故に累算結果Ｓは、 となり、この値がクロック信号CKによってラッチ８に格
納される。以下第１図と同様にしてデシメーションが行
なわれる。
中心に左右対称であることを利用したものである。即
ち、アドレス発生器16が、０、６、３、１、62、２、6
1、…、31、32とアドレス信号を発生し、そのアドレス
信号に対応したRAMデータをD0、D63、D1、D62、D2、
D61、…、D31、D32として、D0、D1、D2、…、D31をラッ
チ12に一旦ラッチし、D63、D62、D61、…、D32とタイミ
ングを揃えてラッチ13、14にラッチされる。故に加算器
11はD0＋D63、D1＋D62、D2＋D61、…、D31＋D32を出力
する。ラッチ15がこれら加算結果をラッチし、乗算器３
にてタップ係数が掛け合わされ、累算器５にて累算され
る。ここで、累算器５は第１図にて示した通り、累算開
始時にRAM2が出力する値X0を初期セットしてから累算動
作を開始する。故に累算結果Ｓは、 となり、この値がクロック信号CKによってラッチ８に格
納される。以下第１図と同様にしてデシメーションが行
なわれる。
第６図は本発明による他のデシメーション用ディジタル
フィルタの実施例である。この図において第１図、第５
図と同一機能を有するものについては同一の記号を付し
詳細な説明は省略する。９は累算器であり、端子CLに
“1"が与えられるとリセットされる。10は加算器であ
る。
フィルタの実施例である。この図において第１図、第５
図と同一機能を有するものについては同一の記号を付し
詳細な説明は省略する。９は累算器であり、端子CLに
“1"が与えられるとリセットされる。10は加算器であ
る。
次に第６図の動作について第７図に示すタイミングチャ
ートとともに説明する。アドレス発生器７はRAM2に対し
て、周期Ｔ（Ｔ＝1/Fs）毎に変化する０〜31の値を繰り
返し発生する。周期Ｔには０〜63のタイムスロットがあ
り、アドレス発生器６は各タイムスロットに対して０〜
63の値をサイクリックに発生する。ここで、アドレス発
生器６は、図示されるように、タイムスロット63で発生
した値（ここでは63）を次の周期の初期値としてスター
トするようになっている。
ートとともに説明する。アドレス発生器７はRAM2に対し
て、周期Ｔ（Ｔ＝1/Fs）毎に変化する０〜31の値を繰り
返し発生する。周期Ｔには０〜63のタイムスロットがあ
り、アドレス発生器６は各タイムスロットに対して０〜
63の値をサイクリックに発生する。ここで、アドレス発
生器６は、図示されるように、タイムスロット63で発生
した値（ここでは63）を次の周期の初期値としてスター
トするようになっている。
タイムスロットが０の時、アドレス発生器６がアドレス
０を、アドレス発生器７がアドレス31を発生するととも
にクリア信号CLRが“1"になる。これにより、入力デー
タA0、A1が書き込み信号WEによりRAM1、RAM2に書き込ま
れる。入力信号A0は、RAM1のアドレス０のデータD0とし
て乗算器３へ与えられ、係数ROM4より読みだされたタッ
プ係数K0と掛け合わされ累算器９にて累算される。つま
り、この時の累算器５の値S0は、 S0＝D0・K0 （５） となる。タイムスロット１ではクリア信号CLRは“0"、
アドレス発生器６の出力は１、係数ROM4出力はK1である
ので、乗算器３出力はD1・K1となり、累算器５の値S
1は、 S1＝D1・K1＋D0・K0 （６） となる。同様にしてタイムスロット63における累算器３
の出力は、 となる。タイムスロット63ではアドレス発生器７の出力
は０となっており、RAM2より読み出されたアドレス０の
値X0が加算器10で加算され、この値がクロック信号CKに
よってラッチ８に格納される。
０を、アドレス発生器７がアドレス31を発生するととも
にクリア信号CLRが“1"になる。これにより、入力デー
タA0、A1が書き込み信号WEによりRAM1、RAM2に書き込ま
れる。入力信号A0は、RAM1のアドレス０のデータD0とし
て乗算器３へ与えられ、係数ROM4より読みだされたタッ
プ係数K0と掛け合わされ累算器９にて累算される。つま
り、この時の累算器５の値S0は、 S0＝D0・K0 （５） となる。タイムスロット１ではクリア信号CLRは“0"、
アドレス発生器６の出力は１、係数ROM4出力はK1である
ので、乗算器３出力はD1・K1となり、累算器５の値S
1は、 S1＝D1・K1＋D0・K0 （６） となる。同様にしてタイムスロット63における累算器３
の出力は、 となる。タイムスロット63ではアドレス発生器７の出力
は０となっており、RAM2より読み出されたアドレス０の
値X0が加算器10で加算され、この値がクロック信号CKに
よってラッチ８に格納される。
ここで、タイムスロット０でRAM2に入力データA1が書き
込まれるが、このデータがRAM2より読み出されるのは31
T後である。逆に現在読み出されているデータは31T前に
RAM2に書き込まれたデータである。入力データが交互に
RAM1とRAM2に書き込まれている為、第１図の場合と同
様、ラッチ８に格納される値は、入力データ列と第２図
に示すところの係数Knとのたたみ込みを行なったものと
なる。
込まれるが、このデータがRAM2より読み出されるのは31
T後である。逆に現在読み出されているデータは31T前に
RAM2に書き込まれたデータである。入力データが交互に
RAM1とRAM2に書き込まれている為、第１図の場合と同
様、ラッチ８に格納される値は、入力データ列と第２図
に示すところの係数Knとのたたみ込みを行なったものと
なる。
故にこのように構成することによっても、タイムスロッ
トが実際のタップ係数の半分で済み、また、メモリもRA
M1が64ワード、RAM2が31ワードとなり、従来例と比較し
て約3/4で済む。
トが実際のタップ係数の半分で済み、また、メモリもRA
M1が64ワード、RAM2が31ワードとなり、従来例と比較し
て約3/4で済む。
なお、以上の実施例ではRAM1、RAM2と２個のメモリを用
いたが、１個のメモリを時分割で用いてもよく、また、
ディジタルフィルタのタップ数についても127段に限っ
たものではないことは言うまでもない。
いたが、１個のメモリを時分割で用いてもよく、また、
ディジタルフィルタのタップ数についても127段に限っ
たものではないことは言うまでもない。
発明の効果 以上のべたように本発明は、連続して与えられるディジ
タルデータを交互に格納する第１、第２の記憶装置と、
第１種ナイキスト基準を満足する係数データを格納した
係数メモリと、上記第１の記憶装置と上記係数メモリの
データに格納されたデータの乗算を行なう乗算器と、上
記乗算器出力の累算を行なう累算器とを備え、上記乗算
器が、上記ディジタルデータを上記第１の記憶装置に格
納する周期内に、上記第１の記憶装置と上記係数メモリ
のデータに格納されたデータを順次読み出し、各々のデ
ータの乗算を行なう乗算器であり、上記累算器が、上記
第２の記憶装置より読みだしたデータを初期値として上
記周期内に上記乗算器が出力したデータの累算を開始す
る累算器であり、上記第２の記憶装置が、格納されたデ
ータを所定の周期分遅延させて上記累算器へ出力する記
憶装置であり、上記累算器の累算終了時のデータをデシ
メーション出力として取り出すようにしたため、或は、
連続して与えられるディジタルデータを交互に格納する
第１、第２の記憶装置と、第１種ナイキスト基準を満足
する係数データを格納した係数メモリと、上記第１の記
憶装置と上記係数メモリのデータに格納されたデータの
乗算を行なう乗算器と、上記乗算器出力の累算を行なう
累算器と、上記累算器出力と上記第２の記憶装置の出力
との加算を行なう加算器とを備え、上記乗算器が、上記
ディジタルデータを上記第１の記憶装置に格納する周期
内に、上記第１の記憶装置と上記係数メモリのデータに
格納されたデータを順次読み出し、各々のデータの乗算
を行なう乗算器であり、上記累算器が、上記周期内に上
記乗算器が出力したデータの累算を行なう累算器であ
り、上記第２の記憶装置が、格納されたデータを所定の
周期分遅延させて上記加算器へ出力する記憶装置であ
り、上記加算器が上記累算器の累算終了時のデータと上
記第２の記憶装置の出力との加算を行い、該加算結果を
デシメーション出力として取り出すようにしたため、タ
イムスロットが実際のタップ係数の半分で済む。このた
め、より多くのタップ数を有するフィルタを設計するこ
とが可能となり、また、メモリもRAM1が64ワード、RAM2
が31ワードとなって従来例で示したものの約3/4で済む
ため装置の小型化が可能となるという優れた効果を有す
るものである。
タルデータを交互に格納する第１、第２の記憶装置と、
第１種ナイキスト基準を満足する係数データを格納した
係数メモリと、上記第１の記憶装置と上記係数メモリの
データに格納されたデータの乗算を行なう乗算器と、上
記乗算器出力の累算を行なう累算器とを備え、上記乗算
器が、上記ディジタルデータを上記第１の記憶装置に格
納する周期内に、上記第１の記憶装置と上記係数メモリ
のデータに格納されたデータを順次読み出し、各々のデ
ータの乗算を行なう乗算器であり、上記累算器が、上記
第２の記憶装置より読みだしたデータを初期値として上
記周期内に上記乗算器が出力したデータの累算を開始す
る累算器であり、上記第２の記憶装置が、格納されたデ
ータを所定の周期分遅延させて上記累算器へ出力する記
憶装置であり、上記累算器の累算終了時のデータをデシ
メーション出力として取り出すようにしたため、或は、
連続して与えられるディジタルデータを交互に格納する
第１、第２の記憶装置と、第１種ナイキスト基準を満足
する係数データを格納した係数メモリと、上記第１の記
憶装置と上記係数メモリのデータに格納されたデータの
乗算を行なう乗算器と、上記乗算器出力の累算を行なう
累算器と、上記累算器出力と上記第２の記憶装置の出力
との加算を行なう加算器とを備え、上記乗算器が、上記
ディジタルデータを上記第１の記憶装置に格納する周期
内に、上記第１の記憶装置と上記係数メモリのデータに
格納されたデータを順次読み出し、各々のデータの乗算
を行なう乗算器であり、上記累算器が、上記周期内に上
記乗算器が出力したデータの累算を行なう累算器であ
り、上記第２の記憶装置が、格納されたデータを所定の
周期分遅延させて上記加算器へ出力する記憶装置であ
り、上記加算器が上記累算器の累算終了時のデータと上
記第２の記憶装置の出力との加算を行い、該加算結果を
デシメーション出力として取り出すようにしたため、タ
イムスロットが実際のタップ係数の半分で済む。このた
め、より多くのタップ数を有するフィルタを設計するこ
とが可能となり、また、メモリもRAM1が64ワード、RAM2
が31ワードとなって従来例で示したものの約3/4で済む
ため装置の小型化が可能となるという優れた効果を有す
るものである。
第１図は本発明によるデシメーション用ディジタルフィ
ルタの実施例を示すブロック図、第２図はディジタルフ
ィルタのタップ係数をグラフ化した図、第３図は第１図
に示す実施例のタイミング図、第４図は第１図における
累算器５の具体例を示すブロック図、第５図は本発明に
よるデシメーション用ディジタルフィルタの他の実施例
を示すブロック図、第６図は本発明による他のデシメー
ション用ディジタルフィルタの実施例を示すブロック
図、第７図は第６図に示す実施例のタイミング図、第８
図はデシメーション用ディジタルフィルタの従来例を示
すブロック図である。 1,2……RAM、３……乗算器、４……係数ROM、５……累
算器、6,7……アドレス発生器、10……加算器、16……
アドレス発生器、18……係数ROM、21……セレクタ、22
……加算器
ルタの実施例を示すブロック図、第２図はディジタルフ
ィルタのタップ係数をグラフ化した図、第３図は第１図
に示す実施例のタイミング図、第４図は第１図における
累算器５の具体例を示すブロック図、第５図は本発明に
よるデシメーション用ディジタルフィルタの他の実施例
を示すブロック図、第６図は本発明による他のデシメー
ション用ディジタルフィルタの実施例を示すブロック
図、第７図は第６図に示す実施例のタイミング図、第８
図はデシメーション用ディジタルフィルタの従来例を示
すブロック図である。 1,2……RAM、３……乗算器、４……係数ROM、５……累
算器、6,7……アドレス発生器、10……加算器、16……
アドレス発生器、18……係数ROM、21……セレクタ、22
……加算器
フロントページの続き (72)発明者 中村 哲哉 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 松下 正寿 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭57−193115（ＪＰ，Ａ) 特開 昭61−277216（ＪＰ，Ａ)
Claims (2)
- 【請求項１】連続して与えられるディジタルデータを交
互に格納する第１、第２の記憶装置と、第１種ナイキス
ト基準を満足する係数データを格納した係数メモリと、
上記第１の記憶装置と上記係数メモリのデータに格納さ
れたデータの乗算を行なう乗算器と、上記乗算器出力の
累算を行なう累算器とを備え、上記乗算器が、上記ディ
ジタルデータを上記第１の記憶装置に格納する周期内
に、上記第１の記憶装置と上記係数メモリのデータに格
納されたデータを順次読み出し、各々のデータの乗算を
行なう乗算器であり、上記累算器が、上記第２の記憶装
置より読みだしたデータを初期値として上記周期内に上
記乗算器が出力したデータの累算を開始する累算器であ
り、上記第２の記憶装置が、格納されたデータを所定の
周期分遅延させて上記累算器へ出力する記憶装置であ
り、上記累算器の累算終了時のデータをデシメーション
出力として取り出すことを特徴とするデシメーション用
ディジタルフィルタ。 - 【請求項２】連続して与えられるディジタルデータを交
互に格納する第１、第２の記憶装置と、第１種ナイキス
ト基準を満足する係数データを格納した係数メモリと、
上記第１の記憶装置と上記係数メモリのデータに格納さ
れたデータの乗算を行なう乗算器と、上記乗算器出力の
累算を行なう累算器と、上記累算器出力と上記第２の記
憶装置の出力との加算を行なう加算器とを備え、上記乗
算器が、上記ディジタルデータを上記第１の記憶装置に
格納する周期内に、上記第１の記憶装置と上記係数メモ
リのデータに格納されたデータを順次読み出し、各々の
データの乗算を行なう乗算器であり、上記累算器が、上
記周期内に上記乗算器が出力したデータの累算を行なう
累算器であり、上記第２の記憶装置が、格納されたデー
タを所定の周期分遅延させて上記加算器へ出力すること
記憶装置であり、上記加算器が上記累算器の累算終了時
のデータをと上記第２の記憶装置の出力との加算を行
い、該加算結果をデシメーション出力として取り出すこ
とを特徴とするデシメーション用ディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203541A JPH0770949B2 (ja) | 1988-08-16 | 1988-08-16 | デシメーション用ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203541A JPH0770949B2 (ja) | 1988-08-16 | 1988-08-16 | デシメーション用ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0252516A JPH0252516A (ja) | 1990-02-22 |
| JPH0770949B2 true JPH0770949B2 (ja) | 1995-07-31 |
Family
ID=16475853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63203541A Expired - Fee Related JPH0770949B2 (ja) | 1988-08-16 | 1988-08-16 | デシメーション用ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770949B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04311106A (ja) * | 1991-04-10 | 1992-11-02 | Matsushita Electric Ind Co Ltd | デシメーション用ディジタルフィルタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61277216A (ja) * | 1985-06-03 | 1986-12-08 | Nippon Telegr & Teleph Corp <Ntt> | デイシメ−シヨン用デイジタルフイルタ回路 |
-
1988
- 1988-08-16 JP JP63203541A patent/JPH0770949B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0252516A (ja) | 1990-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070731 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |