JPH0770960B2 - デジタルフイルタ器 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、所要のフィルタ特性を有する再帰形のデジタ
ルフィルタ器に関するものであり、特に、計算精度が良
く、入力から出力までの演算時間の短いデジタルフィル
タ器を提供するものである。

従来の技術 近年、制御装置の中にマイクロプロセッサを使用して、
PI制御用フィルタをデジタル的に構成するようになって
きた。ここに、Ｐは比例動作、Ｉは積分動作を意味す
る。このようなPI制御用のデジタルフィルタとしては、
再帰形のデジタルフィルタが利用できる。たとえば、下
記の（１）式に示すパルス伝達関数Ｇ（ｚ）を有するPI
制御用フィルタは、低周波領域に於て積分特性を示し、
制御装置の特性改善に好適である。（公知ではない）。

ここに、ｚ^・１は１サンプリング時間の遅延を表し、ｋ
は一定値の係数である。第３図に（１）式のデジタルフ
ィルタの折線近似の周波数特性を示す。第３図の折点周
波数ｃ以下の低周波領域において、利得［Ｇ（ｚ）の
絶対値］は−6dB/octの周波数特性となり、低い周波数
になる程利得が大きくなる積分特性になっている。ま
た、折点周波数ｃ以上の周波数領域では、利得が一定
値（約0dB）の比例特性になっている。

（１）式の係数ｋは、サンプリング時間と第３図の折点
周波数ｃにより定まる定数である。制御装置に用いる
PI制御用フィルタにおいては、係数ｋは１よりも十分に
小さな値になっている。たとえば、サンプリング時間T_S
＝１〔msec〕，折点周波数ｃ＝10〔Hz〕の時には、 ｋ≒２^・４＝0.0625となる。

次に、（１）式のPI制御用フィルタの計算方法につい
て、第４図のフローチャートを参照して説明する。第４
図において、x_i,y_iはそれぞれ新しい入力信号と保存信
号値であり、x_i-1,y_i-1はそれぞれ１サンプリング時点
前の入力信号値と保存信号値である。なお、ここでは、
各信号値は実数，または無限長のデジタル値とする。

（31）＜ブロック31＞ 新しい入力信号値x_iをサンプリングする。

（32）＜ブロック32＞ 次式により新しい保存信号値y_iを計算する。

y_i＝y_i-1＋x_i−x_i-1＋kx_i-1 ……（２） （33）＜ブロック33＞ 保存信号値y_iを出力する。

（34）＜ブロック34＞ x_iとy_iをそれぞれx_i-1とy_i-1にする。

（35）＜ブロック35＞ 次のサンプリング時点まで遅延した後に、（31）の動作
に移る。

上記の（31）〜（35）の動作を繰り返して計算すれば、
（１）式のPI制御用フィルタの特性を正確に実現でき
る。

発明が解決しようとする問題点 しかしながら、実際には、マイクロプロセッサによって
処理できるデジタル値は有限のビット長であり、有限精
度の計算しか行えない。そのため、打ち切り誤差が発生
し、これによりデジタルフィルタの特性が劣化し、制御
装置に悪影響を生じていた。特に、上記（１）式のPI制
御用フィルタは積分特性を有するため、打ち切り誤差の
影響が累積して現れてしまう。これについて、16ビット
長のマイクロプロセッサを使用し、第４図のフローチャ
ートを実行する場合について説明する。ただし、ここで
はｋ＝２^・４とする。

まず、第１の方法として、第４図のフローチャートのy_i
やy_i-1をそれぞれ16ビット長の１ワードのデジタル値に
よって記憶・計算することが考えられる。ここで、16ビ
ット長のデジタル値は、最上位ビットが符号ビットであ
り、負の数は２の補数により表現されているものとす
る。すなわち、16ビット長のデジタル値を整数と考える
と、−32768から32767までの数値が表現できる。このと
き、（２）式のkx_i-1の計算は、算術右シフトを利用し
て計算できる。ここで、１ビットの算術右シフトは実質
的に1/2倍に相当する。従って、ｋ＝２^・４の時は４ビ
ットの算術右シフトが行われる。ところが、x_i-1やkx
_i-1が有限のビット数（16ビット）によって表現されて
いることから、kx_i-1の計算において４ビットの算術右
シフトを行うと、下位４ビット分の情報のビット落ち
（下位のビット値が失われる現象）が発生する。これに
より（２）式の計算精度が大幅に低下する。特に、PI制
御用フィルタが積分形のフィルタであることから、この
ビット落ちの影響が累積し、フィルタ精度が大幅に劣化
する。その結果、制御装置に利用した場合に、制御性能
の劣化を生じていた。

このような計算精度の劣化を防止するために、第２の方
法として、16ビット長の２ワードを使って実質的に32ビ
ットのデジタル値としてy_iやy_i-1を表現し、（２）式の
計算を行うことが考えられる。しかしながら、このよう
な場合には、上位ワードと下位ワードの両方にまたがる
計算が生じるために、計算が非常に煩雑になる。たとえ
ば、下位ワードから上位ワードへの桁上がりや桁下がり
が生じた場合に、32ビットのデジタル値として正数の桁
上がり，正数の桁下がり，負数の桁上がり，負数の桁下
がりの４つの場合のどれであるかを判定する必要が生じ
る。この判定には、多くの比較計算や条件分岐が必要で
ある。その結果、計算時間が非常に長くなるという欠点
がある。このPI制御用フィルタの入力から出力までの演
算時間は、制御装置の制御時間遅れに相当する。制御時
間遅れが大きくなると、制御装置全体の安定性を確保す
るためには、制御利得を小さくしなければならない。従
って、PI制御用フィルタの演算時間は極力小さいことが
要求される。

本発明は、このような点を考慮して、計算精度を向上さ
せながらも、入力から出力までの演算時間を短くしたデ
ジタルフィルタ器を提供するものである。

問題点を解決するための手段 本発明では、少なくとも１個の入力信号値と少なくとも
１個の保存信号値を算術合成演算し、その演算結果を新
しい前記保存信号値とするデジタルフィルタ器であっ
て、前記保存信号値を少なくともｎビット長（ここに、
ｎは４以上の整数）の第１保存値と第２保存値にわけて
保存し、前記第１保存値と前記第２保存値はそれぞれ符
号ビットを有し、前記第１保存値の最下位ビットが数値
的に前記第２保存値の第Ｑ位ビット（ここに、Ｑは１＜
Ｑ＜ｎなる整数）に対応するようにし、かつ、前記第２
保存値と前記入力信号値の算術合成演算によって得られ
る前記第１保存値への補正値を１サンプリング時点前、
もしくはそれ以前の入力信号値を使ってあらかじめ計算
するように構成することによって、上記の問題点を解決
したものである。

本発明のより具体的な構成では、サンプリング周期毎に
ｎビット長の入力信号値を得る入力手段と、サンプリン
グ間の前記入力信号値の差分値に対応した値と第１保存
値と補正値の算術合成値を表すｎビット長の第１のデジ
タル値を得る第１の演算手段と、前記第１のデジタル値
に対応した出力信号値を出力する出力手段と、前記第１
のデジタル値を新しい前記第１保存値とする第１の更新
手段と、現時点、もしくはそれ以前の前記入力信号値に
対応した値と第２保存値を算術合成演算してｎビット長
の第２のデジタル値を得る第２の演算手段と、前記第２
のデジタル値を実質的に（Ｑ−１）ビット（ここに、Ｑ
は１＜Ｑ＜ｎなる整数）の算術右シフトし、次のサンプ
リング時点、もしくはそれ以後のサンプリング時点の前
記第１の演算手段において使用するｎビット長の前記補
正値を得る補正値演算手段と、最下位ビットから第（Ｑ
−１）位ビットまでの下位（Ｑ−１）ビットの内容を前
記第２のデジタル値の下位（Ｑ−１）ビットの内容と一
致させ、最上位ビットから第Ｑ位ビットまでの上位（ｎ
−Ｑ＋１）ビットの各ビット値を前記第２のデジタル値
の符号ビットと同じ値にしたｎビット長の第３のデジタ
ル値を得る第３の演算手段と、前記第３のデジタル値を
新しい前記第２保存値とする第２の更新手段を具備する
デジタルフィルタ器とすることによって、上記の問題点
を解決している。

作用 本発明では上記の構成にすることによって、保存信号値
が第１保存値と第２保存値に分けて保存されているため
に、保存信号値の実質的なビット長がｎビットよりも長
くなり、ビット落ちがなくなる、もしくは非常に少なく
なる。その結果、フィルタ計算の精度が向上する。ま
た、第１保存値と第２保存値がそれぞれ符号付きのデジ
タル値であることから、第２保存値の第Ｑ位ビット以上
の数値（補正値）の第１保存値への加減算が簡単にな
る。特に、補正値を１サンプリング時点前、もしくはそ
れ以前にあらかじめ計算しているので、次のサンプリン
グ時点における入力から出力までの演算時間は大幅に短
くできる。

実施例 以下に本発明のデジタルフィルタ器の一実施例につい
て、図面を用いて説明する。

第２図に本発明のデジタルフィルタ器のハードウェアの
基本構成図を示す。中央処理部23は、命令記憶部24に記
憶されている命令に従って順次計算・処理を行う。命令
記憶部24は、ロム（ROM:Read Only Memory）によって構
成され、デジタルフィルタの計算処理アルゴリズムが格
納されている。入力部21は、制御装置の検出信号等の入
力信号をサンプリングし、16ビット長のデジタル値にな
おして中央処理部23に入力する。中央処理部23では、ラ
ム（RAM:Randam Access Memory）により構成された情報
記憶部25を使用してフィルタ計算・処理を行い、その計
算結果を出力部22に送る。出力部22に送られた出力信号
値は、制御装置の制御信号として利用される。このよう
な入力部21,出力部22,中央処理部23（マイクロプロセッ
サ），命令記憶部24,情報記憶部25からなるデジタルフ
ィルタ器では、命令記憶部24の内容を適当に構成するこ
とによって、（１）式のパルス伝達関数Ｇ（ｚ）を有す
るデジタルフィルタを実現することができる。

第１図に（１）式のデジタルフィルタを実現するための
本発明のデジタルフィルタ器の動作フローチャートを示
す。なお、以下の説明においては、中央処理部23や情報
記憶部25の処理ビット数を16ビットとし、（１）式の係
数はｋ＝２^・４とする。また、第１図のX,R,U,W,Eはそ
れぞれ16ビット長（ｎ＝16）のデジタル値であり、最上
位ビットを符号ビットとし、負の数値は２の補数により
表現されているものとする。

（１） ＜ブロック1:入力ブロック＞ 入力部21から16ビット長のデジタル値として入力信号値
x_iを入力する。

（２） ＜ブロック2:第１の演算ブロック＞ サンプリング周期間の入力信号値の差分値（X_i−X_i-1）
と情報記憶部25に記憶しておいた第１保存値W1（後述）
と補正値Ｅ（後述）を算術加算した第１のデジタル値U1
を得る。

（３） ＜ブロック3:出力ブロック＞ デジタルフィルタの出力信号値として、第１のデジタル
値U1を出力部22に出力する。

（４） ＜ブロック4:第１の更新ブロック＞ 第１のデジタル値U1を新しい第１保存値W1として情報記
憶部25に更新保存する。

（５） ＜ブロック5:第２の演算ブロック＞ 入力信号値x_iを１ビット算術右シフトしたデジタル値R1
を計算する。次に、情報記憶部25に記憶しておいた第２
保存値W2（後述）とデジタル値R1を算術加算し、第２の
デジタル値U2を得る。

（６） ＜ブロック6:補正値演算ブロック＞ 第２のデジタル値U2を３ビット算術右シフトして補正値
Ｅを得る。この補正値Ｅは、次のサンプリング時点のブ
ロック２（第１の演算ブロック）において使用される。
すなわち、次のサンプリング時点において使用する補正
値Ｅをあらかじめ計算しておく。

（７） ＜ブロック7:第３の演算ブロック＞ 第２のデジタル値U2と16進数値8000Hの論理積（AND）を
とり、デジタル値R2を作る。デジタル値R2を12ビット算
術右シフトしたデジタル値R3を得る。これにより、デジ
タル値R3は、最下位ビット（第１位ビット）から第３位
ビットまでの下位３ビットの各ビット値が0,第４位ビッ
トから最上位ビット（第16位ビット）までの上位13ビッ
トの各ビット値が第２のデジタル値U2の符号ビットの値
に等しくなる。次に、第２のデジタル値U2と16進数値00
07Hの論理積（AND）をとり、デジタル値R4を作る。さら
に、デジタル値R4とデジタル値R3の論理和（OR）を計算
し、第３のデジタル値U3を得る。これにより、第３のデ
ジタル値U3の最下位ビットから第３位ビットまでの下位
３ビットの内容は上記第２のデジタル値U2の下位３ビッ
トの内容と一致し、第３のデジタル値U3の第４位ビット
から最上位ビットまでの上位13ビットの各ビット値は上
記第２のデジタル値U2の符号ビットと同じ値になる。

（８） ＜ブロック8:第２の更新ブロック＞ 第３のデジタル値U3を新しい第２保存値W2として情報記
憶部25に更新保存する。

（９） ＜ブロック9:入力保存ブロック＞ 入力信号値X_iをX_i-1に移して保存する。

（10） ＜ブロック10:遅延ブロック＞ 次のサンプリング時点まで遅延した後に、ブロック１の
動作（１）に復帰する。

このように構成した本実施例では、第１保存値W1と第２
保存値W2を使って保存信号値を更新・保存している。特
に、第１保存値W1と第２保存値W2がそれぞれ独立に符号
ビットを有し、第１保存値W1の最下位ビットが数値的に
第２保存値W2の第４位ビット（Ｑ＝４）に相当するよう
にしている。従って、保存信号値のビット数は実質的に
16ビット（ｎ＝16）よりも３ビット分［（Ｑ−１）ビッ
ト分］長くなる。これにより、入力信号値X_iやX_i-1を用
いたフィルタ演算の精度が向上し、ビット落ちをなく
す、もしくは非常に少なくすることができる。なお、第
２保存値W2の保存数値を下位の３ビット［（Ｑ−１）ビ
ット］で表せる数値に制限し、これよりも大きな数値に
関しては補正値Ｅとして第１保存値W1の方に移すように
して、第１保存値W1と第２保存値W2が補い合って保存信
号値を表すようにしている。

また、新しい入力信号値X_iを入力した時から新しい出力
信号値U1を得るまでの演算処理には（ブロック１からブ
ロック３）、比較計算や条件分岐を全く使っていない。
従って、この間の演算時間は非常に小さな一定値にな
る。特に、第２保存値W2と入力信号値との算術合成演算
によって生じる第１保存値W1への補正値Ｅをあらかじめ
１サンプリング時点前に計算してあるので、新しい入力
信号値X_iが得られると直ちに出力信号値U1を計算でき
る。その結果、入力から出力までの演算時間は極めて小
さくなる。これにより、本実施例のデジタルフィルタ器
を制御装置のPI制御用フィルタに使用した場合に、制御
時間遅れの小さいフィルタが実現できる。

一般に、少なくとも１個の入力信号値と少なくとも１個
の保存信号値を算術合成演算し、その演算結果を新しい
前記保存信号値とするデジタルフィルタ器であって、前
記保存信号値を少なくともｎビット長（ここに、ｎは４
以上の整数）の第１保存値と第２保存値にわけて保存
し、前記第１保存値と前記第２保存値はそれぞれ符号ビ
ットを有し、前記第１保存値の最下位ビットが数値的に
前記第２保存値の第Ｑ位ビット（ここに、Ｑは１＜Ｑ＜
ｎなる整数）に対応するようにし、かつ、前記第２保存
値と前記入力信号値の算術合成演算によって得られる前
記第１保存値への補正値を１サンプリング時点前、もし
くはそれ以前の入力信号値を使ってあらかじめ計算する
ように構成するならば、上記の効果を得ることができ
る。このような構成および効果は、一般の再帰形のデジ
タルフィルタを制御装置の制御用フィルタとして使用す
るときに、非常に有用である。

また、（１）式のパルス伝達関数Ｇ（ｚ）を実現した前
述の実施例において、ブロック５のR1の計算を適時変更
すれば、（１）式の係数ｋが２の負の整数乗でない場合
でも実現可能である。さらに、X_i＋W2がオーバーフロー
をほとんど生じることがないと思われる場合には、R1を
X_iに等しくすることも可能である。

一般に、サンプリング周期毎にｎビット長の入力信号値
を得る入力手段と、サンプリング間の前記入力信号値の
差分値に対応した値と第１保存値と補正値の算術合成値
を表すｎビット長の第１のデジタル値を得る第１の演算
手段と、前記第１のデジタル値に対応した出力信号値を
出力する出力手段と、前記第１のデジタル値を新しい前
記第１保存値とする第１の更新手段と、現時点、もしく
はそれ以前の前記入力信号値に対応した値と第２保存値
を算術合成演算してｎビット長の第２のデジタル値を得
る第２の演算手段と、前記第２のデジタル値を実質的に
（Ｑ−１）ビット（ここに、Ｑは１＜Ｑ＜ｎなる整数）
の算術右シフトし、次のサンプリング時点、もしくはそ
れ以後のサンプリング時点の前記第１の演算手段におい
て使用するｎビット長の前記補正値を得る補正値演算手
段と、最下位ビットから第（Ｑ−１）位ビットまでの下
位（Ｑ−１）ビットの内容を前記第２のデジタル値の下
位（Ｑ−１）ビットの内容と一致させ、最上位ビットか
ら第Ｑ位ビットまでの上位（ｎ−Ｑ＋１）ビットの各ビ
ット値を前記第２のデジタル値の符号ビットと同じ値に
したｎビット長の第３のデジタル値を得る第３の演算手
段と、前記第３のデジタル値を新しい前記第２保存値と
する第２の更新手段を具備するデジタルフィルタ器を構
成するならば、（１）式のパルス伝達関数Ｇ（ｚ）と同
じ、もしくはほぼ同じフィルタ特性を有するデジタルフ
ィルタを高精度に実現できる。また、入力から出力まで
の演算時間も極めて短くなる。

なお、前述の実施例の情報記憶部25には、記憶内容の書
換え可能なレジスタやラムメモリが使用される。また、
制御装置の検出信号等を使ってサンプリング周期を決め
るようにしても良く、本発明に含まれることは言うまで
もない、その他、本発明の主旨をかえずして種々の変形
が可能で有る。

発明の効果 本発明のデジタルフィルタ器は、計算精度が良く、入力
から出力までの演算時間が極めて短い。従って、本発明
に基き、制御装置のPI制御用フィルタを実現するデジタ
ルフィルタ器を構成するならば、高性能な制御装置が実
現できる。

【図面の簡単な説明】

第１図は本発明のデジタルフィルタ器の動作を表すフロ
ーチャート図、第２図は本発明のデジタルフィルタ器の
ハードウェアの基本構成図、第３図はデジタルフィルタ
の周波数特性図、第４図は基本フローチャート図であ
る。 21……入力部、22……出力部、23……中央処理部、24…
…命令記憶部、25……情報記憶部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】サンプリング周期毎にｎビット長（ここ
   に、ｎは４以上の整数）の入力信号値を得る入力手段
   と、サンプリング間の前記入力信号値の差分値に対応し
   た値と第１保存値と補正値の算術合成値を表すｎビット
   長の第１のデジタル値を得る第１の演算手段と、前記第
   １のデジタル値に対応した出力信号値を出力する出力手
   段と、前記第１のデジタル値を新しい前記第１保存値と
   する第１の更新手段と、現時点、もしくはそれ以前の前
   記入力信号値に対応した値と第２保存値を算術合成演算
   してｎビット長の第２のデジタル値を得る第２の演算手
   段と、前記第２のデジタル値を実質的に（Ｑ−１）ビッ
   ト（ここに、Ｑは１＜Ｑ＜ｎなる整数）の算術右シフト
   し、次のサンプリング時点、もしくはそれ以後のサンプ
   リング時点の前記第１の演算手段において使用するｎビ
   ット長の前記補正値を得る補正値演算手段と、最下位ビ
   ットから第（Ｑ−１）位ビットまでの下位（Ｑ−１）ビ
   ットの内容を前記第２のデジタル値の下位（Ｑ−１）ビ
   ットの内容と一致させ、最下位ビットから第Ｑ位ビット
   までの上位（ｎ−Ｑ＋１）ビットの各ビット値を前記第
   ２のデジタル値の符号ビットと同じ値にしたｎビット長
   の第３のデジタル値を得る第３の演算手段と、前記第３
   のデジタル値を新しい前記第２保存値とする第２の更新
   手段を具備するデジタルフィルタ器。