JPS6382012A - デジタルフイルタ器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、所要のフィルタ特性を有する再帰形のデジタ
ルフィルタ器に関するものであり、特に、計算精度が良
く、入力から出力までの演算時間の短いデジタルフィル
タ器を提供するものである。

従来の技術 近年、ｗ制御装置の中にマイクロプロセッサを使用して
、ＰＩ制御用フィルタをデジタル的に構成するようにな
ってきた。ここに、Ｐは比例動作、■は積分動作を意味
する。このようなＰ！制御用のデジタルフィルタとして
は、再帰形のデジタルフィルタが利用できる。たとえば
、下記の（１）式に示すパルス伝達関数Ｇ　（Ｚｌを有
するＰＩ制御用フィルタは、低周波領域に於て積分特性
を示し、制御装置の特性改善に好適である。（公知では
ない）。

１　．４ ここに、ｚ４は１サンプリング時間の遅延を表し、ｋは
一定値の係数である。第３図に（１）式のデジタルフィ
ルタの折線近似の周波数特性を示す。第３図の折点周波
数ｆ。以下の低周波領域において、利得［Ｇ　（Ｚｌの
絶対値］は一６ｄＢ１０ｃｔの周波数特性となり、低い
周波数になる程利得が大きくなる積分特性になっている
。また、折点周波数ｆ。以上の周波数領域では、利得が
一定値（約０ｄＢ）の比例特性になっている。

（１）式の係数には、サンプリング時間と第３図の折点
周波数ｆ。により定まる定数である。制御装置に用いる
Ｐ■制御用フィルタにおいては、係数には１よりも十分
に小さな値になっている。たとえば、サンプリング時間
　Ｔ、　＝　１　（ｍｓｅｃ）　、折点周波数　ｆ。−
１０（Ｈｚ）の時には、ｋ＃２４−０．０６２５となる
。

次に、＋１）式のＰＩ制御用フィルタの計算方法につい
て、第４図のフローチャートを参照して説明する。第４
図において、ｘｌ、ｙＩはそれぞれ新しい入力信号値と
保存信号値であり、Ｊ−１゜ｙｌ−１はそれぞれ１サン
プリング時点前の入力信号値と保存信号値である。なお
、ここでは、各信号値は実数、または無限長のデジタル
値とする。

（３１）　＜ブロック３１〉 新しい入力信号値ｘ１をサンプリングする。

（３２）　＜ブロック３２〉 次式により新しい保存信号値ｙ１を計算する。

ｙＩ　””Ｉ−１＋ｘＩ　　”Ｉ−１十ｋ”Ｉ−１・・
・・・・（２） （３３）　＜ブロック３３〉 保存信号値ｙ１を出力する。

（３４）　＜ブロック３４〉 Ｘｉとｙｌをそれぞれｘｌ−１とｙｌ−１にする。

（３５）　＜ブロック３５〉 次のサンプリング時点まで遅延した後に、（３１）の動
作に移る。

上記の（３１）〜（３５）の動作を繰り返して計算すれ
ば、＋１）式のＰＩ制御用フィルタの特性を正確に実現
できる。

発明が解決しようとする問題点 しかしながら、実際には、マイクロプロセッサによって
処理できるデジタル値は有限のビット長であり、有限精
度の計算しか行えない、そのため、打ち切り誤差が発生
し、これによりデジタルフィルタの特性が劣化し、制御
装置に悪影響を生じていた。特に、上記（１）式のＰＩ
制御用フィルタは積分特性を有するため、打ち切り誤差
の影響が累積して現れてしまう、これについて、１６ビ
ツト長のマイクロプロセッサを使用し、第４図のフロー
チャートを実行する場合について説明する。ただし、こ
こではに−２４とする。

まず、第１の方法として、第４図のフローチャートのｙ
ｌやｙｌ−１をそれぞれ１６ビツト長の１ワードのデジ
タル値によって記憶・計算することが考えられる。ここ
で、１６ビツト長のデジタル値は、最上位ビットが符号
ビットであり、負の数は２の補数により表現されている
ものとする。すなわち、１６ビツト長のデジタル値を整
数と考えると、−３２７６８から３２７６７までの数値
が表現できる。このとき、（２）式のｋＸｌ−１の計算
は、算術右シフトを利用して計算できる。ここで、１ビ
ツトの算術右シフトは実質的にη倍に相当する。

従って、ｋ−２４の時は４ビツトの算術右シフトが行わ
れる。ところが、ｘｌ−１やｋＸｌ−１が有限のビット
数（１６ビツト）によって表現されていることから、ｋ
Ｘｌ−１の計算において４ビツトの算術右シフトを行う
と、下位４ビット分の情報のビット落ち（下位のビット
値が失われる現象）が発生する。これにより（２）式の
計算精度が大幅に低下する。特に、ＰＩ制御用フィルタ
が積分形のフィルタであることから、このビット落ちの
影響が累積し、フィルタ精度が大幅に劣化する。その結
果、制御装置に利用した場合に、制御性能の劣化を生じ
ていた。

このような計算精度の劣化を防止するために、第２の方
法として、１６ビツト長の２ワードを使って実質的に３
２ビツトのデジタル値としてｙｌやｙｌ−１を表現し、
（２）式の計算を行うことが考えられる。しかしながら
、このような場合には、上位ワードと下位ワードの両方
にまたがる計算が生じるために、計算が非常に煩雑にな
る。たとえば、下位ワードから上位ワードへの桁上がり
や桁下゛がりが生じた場合に、３２ビツトのデジタル値
として正数の桁上がり、正数の桁下がり、負数の桁上が
り、負数の桁下がりの４つの場合のどれであるかを判定
する必要が生じる。この判定には、多くの比較計算や条
件分岐が必要である。その結果、計算時間が非常に長く
なるという欠点がある。このＰＩ″Ｍ御用フィルタの入
力から出力までの演算時間は、制御装置の制御時間遅れ
に相当する。制御時間遅れが大きくなると、制御装置全
体の安定性を確保するためには、制御利得を小さくしな
ければならない、従って、ＰＩＩ制御用フィルタの演算
時間は極力小さいことが要求される。

本発明は、このような点を考慮して、計算精度を向上さ
せながらも、入力から出力までの演算時間を短くしたデ
ジタルフィルタ器を提供するものである。

問題点を解決するための手段 本発明では、少なくとも１個の入力信号値と少なくとも
１個の保存信号値を算術合成演算し、その演算結果を新
しい前記保存信号値とするデジタルフィルタ器であって
、前記保存信号値を少なくともｎビット長（ここに、ｎ
は４以上の整数）の第１保存値と第２保存値にわけて保
存し、前記第１保存値と前記第２保存値はそれぞれ符号
ビットを有し、前記第１保存値の最下位ビットが数値的
に前記第２保存値の第０位ビット（ここに、Ｑは１＜Ｑ
＜ｎなる整数）に対応するようにし、かつ、前記第２保
存値と前記入力信号値の算術合成演算によって得られる
前記第１保存値への補正値を１サンプリング時点前、も
しくはそれ以前の入力信号値を使ってあらかじめ計算す
るように構成することによって、上記の問題点を解決し
たものである。

本発明のより具体的な構成では、サンプリング周期毎に
ｎビット長の入力信号値を得る入力手段と、サンプリン
グ間の前記入力信号値の差分値に対応した値と第１保存
値と補正値の算術合成値を表すｎビット長の第１のデジ
タル値を得る第１の演算手段と、前記第１のデジタル値
に対応した出力信号値を出力する出力手段と、前記第１
のデジタル値を新しい前記第１保存値とする第１の更新
手段と、現時点、もしくはそれ以前の前記入力信号値に
対応した値と第２保存値を算術合成演算してｎビット長
の第２のデジタル値を得る第２の演算手段と、前記第２
のデジタル値を実質的に（Ｑ−１）ビット（ここに、Ｑ
はｌ＜Ｑ＜ｎなる整数）の算術右シフトし、次のサンプ
リング時点、もしくはそれ以後のサンプリング時点の前
記第１の演算手段において使用するｎビア）長の前記補
正値を得る補正値演算手段と、最下位ビットから第（Ｑ
−１）位ビットまでの下位（Ｑ−１）ビットの内容を前
起筆２のデジタル値の下位（Ｑ−１＞ビットの内容と一
致させ、最上位ビットから第０位ビットまでの上位（ｎ
−Ｑ＋１）ビットの各ビット値を前記第２のデジタル値
の符号ビットと同じ値にしたｎビット長の第３のデジタ
ル値を得る第３の演算手段と、前記第３のデジタル値を
新しい前記第２保存値とする第２の更新手段を具備する
デジタルフィルタ器とすることによって、上記の問題点
を解決している。

作用 本発明では上記の構成にすることによって、保存信号値
が第１保存値と第２保存値に分けて保存されているため
に、保存信号値の実質的なビット長がｎビットよりも長
くなり、ビット落ちがなくなる、もしくは非常に少なく
なる。その結果、フィルタ計算の精度が向上する。また
、第１保存値と第２保存値がそれぞれ符号付きのデジタ
ル値であることから、第２保存値の第０位ビット以上の
数値（補正（［）の第１保存値への加減算が簡単になる
。特に、補正値を１サンプリング時点前、もしくはそれ
以前にあらかじめ計算しているので、次のサンプリング
時点における入力から出力までの演算時間は大幅に短く
できる。

実施例 以下に本発明のデジタルフィルタ器の一実施例について
、図面を用いて説明する。

第２図に本発明のデジタルフィルタ器のハードウェアの
基本構成図を示す、中央処理部２３は、命令記憶部２４
に記憶されている命令に従って順次計算・処理を行う、
命令記憶部２４は、ロム（ＲＯＭ　：　Ｒｅａｄ　０ｎ
ｌｙ　Ｍｅｍｏｒｙ）によって構成され、デジタルフィ
ルタの計算処理アルゴリズムが格納されている。入力部
２１は、制御装置の検出信号等の入力信号をサンプリン
グし、１６ビツト長のデジタル値になおして中央処理部
２３に入力する。中央処理部２３では、ラム（ＲＡＭ：
Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｓｏｒｙ）により構
成された情報記憶部２５を使用してフィルタ計算・処理
を行い、その計算結果を出力部２２に送る。出力部２２
に送られた出力信号値は、制御装置の制御′ｆ５信号と
して利用される。このような入力部２１．出力部２２、
中央処理部２３　（マイクロプロセッサ）。

命令記憶部２４．情報記憶部２５からなるデジタルフィ
ルタ器では、命令記憶部２４の内容を適当に構成するこ
とによって、＋１）式のパルス伝達関数Ｇ　（Ｚｌを有
するデジタルフィルタを実現することができる。

第１図に（１）式のデジタルフィルタを実現するための
本発明のデジタルフィルタ器の動作フローチャートを示
す、なお、以下の説明においては、中央処理部２３や情
報記憶部２５の処理ビット数を１６ビツトとし、（１）
式の係数はに一＝２４とする。

また、第１図のＸ、Ｒ，Ｕ、Ｗ、Ｅはそれぞれ１６ビツ
ト長（ｎ−１６）のデジタル値であり、最上位ビットを
符号ビットとし、負の数値は２の補数により表現されて
いるものとする。

（ｌ）〈ブロック１；入力ブロック〉 入力部２１から１６ビツト長のデジタル値として入力信
号値Ｘ１を入力する。

（２）〈ブロック２：第１の演算ブロック〉サンプリン
グ周期間の入力信号値の差分値（Ｘ、−Ｘ、、）と情報
記憶部２５に記憶しておいた第１保存値Ｗｌ（後述）と
補正値Ｅ（後述）を算術加算した第１のデジタル値Ｕ１
を得る。

（３）＜ブロック３：出力ブロック〉 デジタルフィルタの出力信号値として、第１のデジタル
値Ｕ１を出力部２２に出力する。

（４）〈ブロック４：第１の更新ブロック〉第１のデジ
タル値Ｕ１を新しい第１保存値Ｗ１として情報記憶部２
５に更新保存する。

（５）＜ブロック５：第２の演算ブロック〉入力信号値
ｘ１を１ビツト算術右シフトしたデジタル値Ｒ１を計算
する９次に、情報記憶部２５に記憶しておいた第２保存
値Ｗ２　（後述）とデジタル値Ｒ１を算術加算し、第２
のデジタル値Ｕ２を得る。

（６）＜ブロック６：補正値演算ブロック〉第２のデジ
タル値Ｕ２を３ビツト算術右シフトして補正値Ｅを得る
。この補正値Ｅは、次のサンプリング時点のブロック２
（第１の演算ブロック）において使用される。すなわち
、次のサンプリング時点において使用する補正値Ｅをあ
らかじめ計算しておく。

（７）＜ブロック７：第３の演算ブロック〉第２のデジ
タル値Ｕ２と１６進数値８０００Ｈの論理積（ＡＮＤ）
をとり、デジタル値Ｒ２を作る。デジタル値Ｒ２を１２
ビツト算術右シフトしたデジタル値Ｒ３を得る。これに
より、デジタル値Ｒ３は、最下位ビット（第１位ビット
）から第３位ビットまでの下位３ビツトの各ビット値が
Ｏ８第４位ビットから最上位ビット（第１６位ビット）
までの上位１３ビツトの各ビット値が第２のデジタル値
Ｕ２の符号ビットの値に等しくなる０次に、第２のデジ
タル値Ｕ２と１６進数値０００７Ｈの論理積（ＡＮＤ）
をとり、デジタル値Ｒ４を作る。さらに、デジタル値Ｒ
４とデジタル値Ｒ３の論理和（ＯＲ）を計算し、第３の
デジタル値Ｕ３を得る。これにより、第３のデジタル値
Ｕ３の最下位ビットから第３位ビットまでの下位３ビツ
トの内容は上記第２のデジタル値Ｕ２の下位３ビツトの
内容と一致し、第３のデジタル値Ｕ３の第４位ビットか
ら最上位ビットまでの上位１３ビツトの各ビット値は上
記第２のデジタル値Ｕ２の符号ビットと同じ値になる。

（８）〈ブロック８：第２の更新ブロック〉第３のデジ
タル値Ｕ３を新しい第２保存値Ｗ２として情報記憶部２
５に更新保存する。

（９）〈ブロック９：入力保存ブロック〉入力信号値Ｘ
、をＸｌ−１に移して保存する。

（１）＜ブロック１０：遅延ブロック〉次のサンプリン
グ時点まで遅延した後に、ブロックｌの動作（１）に復
帰する。

このように構成した本実施例では、第１保存値Ｗ１と第
２保存値Ｗ２を使って保存信号値を更新・保存している
。特に、第１保存値Ｗ１と第２保存値Ｗ２がそれぞれ独
立に符号ビットを有し、第１保存値Ｗ１の最下位ビット
が数値的に第２保存値Ｗ２の第４位ビット（Ｑ−４）に
相当するようにしている。従って、保存信号値のビット
数は実質的に１６ビツト（ｎ−１６）よりも３ビツト分
［（Ｑ−１）ビット分］長くなる。これにより、入力信
号値Ｘ１やＸｌ−１を用いたフィルタ演算の精度が向上
し、ビット落ちをなくす、もしくは非常に少なくするこ
とができる。なお、第２保存値Ｗ２の保存数値を下位の
３ビツト［（Ｑ−１）ビット］で表せる数値に制限し、
これよりも大きな数値に関しては補正値Ｅとして第１保
存値Ｗ１の方に移すようにして、第１保存値Ｗ１と第２
保存値Ｗ２が補い合って保存信号値を表すようにしてい
る。

また、新しい入力信号値Ｘｌを入力した時から新しい出
力信号値Ｕ１を得るまでの演算処理には（ブロック１か
らブロック３）、比較計算や条件分岐を全く使っていな
い、従って、この間の演算時間は非常に小さな一定値に
なる。特に、第２保存値Ｗ２と入力信号値との算術合成
演算によって生じる第１保存値Ｗｌへの補正値Ｅをあら
かじめ１サンプリング時点前に計算しであるので、新し
い入力信号値ＸＩが得られると直ちに出力信号値Ｕ１を
計算できる。その結果、入力から出力までの演算時間は
極めて小さくなる。これにより、本実施例のデジタルフ
ィルタ器を制御装置のＰＩ制御用フィルタに使用した場
合に、制御時間遅れの小さいフィルタが実現できる。

一般に、少なくとも１個の入力信号値と少なくとも１個
の保存信号値を算術合成演算し、その演算結果を新しい
前記保存信号値とするデジタルフィルタ器であって、前
記保存信号値を少なくともｎビット長（ここに、ｎは４
以上の整数）の第１保存値と第２保存値にわけて保存し
、前記第１保存値と前記第２保存値はそれぞれ符号ビア
）を有し、前記第１保存値の最下位ビットが数値的に前
記第２保存値の第０位ビット（ここに、Ｑは１＜Ｑ＜ｎ
なる整数）に対応するようにし、かつ、前記第２保存値
と前記入力信号値の算術合成演算によって得られる前記
第１保存値への補正値を１サンプリング時点前、もしく
はそれ以前の入力信号値を使ってあらかじめ計算するよ
うに構成するならば、上記の効果を得ることができる。

このような構成および効果は、一般の再帰形のデジタル
フィルタを制御装置の制御用フィルタとして使用すると
きに、非常に有用である。

また、（１）式のパルス伝達関数Ｇ　（Ｚｌを実現した
前述の実施例において、ブロック５のＲ１の計算を適時
変更すれば、（１）式の係数ｋが２の負の整数乗でない
場合でも実現可能である。さらに、Ｘ、＋Ｗ２がオーバ
ーフローをほとんど生じることがないと思われる場合に
は、Ｒ１をＸｌに等しくすることも可能である。

−ａに、サンプリング周期毎にｎビット長の入力信号値
を得る入力手段と、サンプリング間の前記入力信号値の
差分値に対応した値と第１保存値と補正値の算術合成値
を表すｎビット長の第１のデジタル値を得る第１の演算
手段と、前記第１のデジタル値に対応した出力信号値を
出力する出力手段と、前記第１のデジタル値を新しい前
記第１保存値とする第１の更新手段と、現時点、もしく
はそれ以前の前記入力信号値に対応した値と第２保存値
を算術合成演算してｎビット長の第２のデジタル値を得
る第２の演算手段と、前記第２のデジタル値を実質的に
（Ｑ−１）ビット（ここに、Ｑは１＜Ｑ＜ｎなる整数）
の算術右シフトし、次のサンプリング時点、もしくはそ
れ以後のサンプリング時点の前記第１の演算手段におい
て使用するｎビット長の前記補正値を得る補正値演算手
段と、最下位ビットから第（Ｑ−１）位ビットまでの下
位（Ｑ−１）ビットの内容を前記第２のデジタル値の下
位（Ｑ−１）ビットの内容と一致させ、最上位ビットか
ら第０位ビットまでの上位（ｎ−Ｑ＋１）ビットの各ビ
ット値を前記第２のデジタル値の符号ビットと同じ値に
したｎビット長の第３のデジタル値を得る第３の演算手
段と、前記第３のデジタル値を新しい前記第２保存値と
する第２の更新手段を具備するデジタルフィルタ器を構
成するならば、（１）式のパルス伝達関数ＧＩＺＩと同
じ、もしくはほぼ同じフィルタ特性を有するデジタルフ
ィルタを高精度に実現できる。また、人力から出力まで
の演算時間も極めて短くなる。

なお、前述の実施例の情報記憶部２５には、記憶内容の
書換え可能なレジスタやラムメモリが使用される。また
、制御装置の検出信号等を使ってサンプリング周期を決
めるようにしても良く、本発明に含まれることは言うま
でもない、その他、本発明の主旨をかえずして種々の変
形が可能で有る。

発明の効果 本発明のデジタルフィルタ器は、計算情度が良く、入力
から出力までの演算時間が極めて短い。

従って、本発明に基き、制御装置のＰＩ制御用フィルタ
を実現するデジタルフィルタ器を構成するならば、高性
能な制御装置が実現できる。

【図面の簡単な説明】

第１図は本発明のデジタルフィルタ器の動作を表すフロ
ーチャート図、第２図は本発明のデジタルフィルタ器の
ハードウェアの基本構成図、第３図はデジタルフィルタ
の周波数特性図、第４図は基本フローチャート図である
。 ２１・・・・・・入力部、２２・・・・・・出力部、２
３・・・・・・中央処理部、２４・・・・・・命令記憶
部、２５・・・・・・情報記憶部。 代理人の氏名　弁理士　中尾敏男　ほか１名第１図 第２図 第３図 一浪数（Ｈ１’）

Claims (3)

【特許請求の範囲】
1. （１）少なくとも１個の入力信号値と少なくとも１個の
   保存信号値を算術合成演算し、その演算結果を新しい前
   記保存信号値とするデジタルフィルタ器であって、前記
   保存信号値を少なくともｎビット長（ここに、ｎは４以
   上の整数）の第１保存値と第２保存値にわけて保存し、
   前記第１保存値と前記第２保存値はそれぞれ符号ビット
   を有し、前記第１保存値の最下位ビットが数値的に前記
   第２保存値の第Ｑ位ビット（ここに、Ｑは１＜Ｑ＜ｎな
   る整数）に対応するようにし、かつ、前記第２保存値と
   前記入力信号値の算術合成演算によって得られる前記第
   １保存値への補正値を１サンプリング時点前、もしくは
   それ以前の入力信号値を使ってあらかじめ計算するよう
   にしたデジタルフィルタ器。
2. （２）第２保存値の第Ｑ位ビットから最上位ビットまで
   の各ビット値を前記第２保存値の符号ビットの値に等し
   くしたことを特徴とする特許請求の範囲第（１）項に記
   載のデジタルフィルタ器。
3. （３）サンプリング周期毎にｎビット長の入力信号値を
   得る入力手段と、サンプリング間の前記入力信号値の差
   分値に対応した値と第１保存値と補正値の算術合成値を
   表すｎビット長の第１のデジタル値を得る第１の演算手
   段と、前記第１のデジタル値に対応した出力信号値を出
   力する出力手段と、前記第１のデジタル値を新しい前記
   第１保存値とする第１の更新手段と、現時点、もしくは
   それ以前の前記入力信号値に対応した値と第２保存値を
   算術合成演算してｎビット長の第２のデジタル値を得る
   第２の演算手段と、前記第２のデジタル値を実質的に（
   Ｑ−１）ビット（ここに、Ｑは１＜Ｑ＜ｎなる整数）の
   算術右シフトし、次のサンプリング時点、もしくはそれ
   以後のサンプリング時点の前記第１の演算手段において
   使用するｎビット長の前記補正値を得る補正値演算手段
   と、最下位ビットから第（Ｑ−１）位ビットまでの下位
   （Ｑ−１）ビットの内容を前記第２のデジタル値の下位
   （Ｑ−１）ビットの内容と一致させ、最上位ビットから
   第Ｑ位ビットまでの上位（ｎ−Ｑ＋１）ビットの各ビッ
   ト値を前記第２のデジタル値の符号ビットと同じ値にし
   たｎビット長の第３のデジタル値を得る第３の演算手段
   と、前記第３のデジタル値を新しい前記第２保存値とす
   る第２の更新手段を具備するデジタルフィルタ器。