JPH077262U - 映像信号処理装置 - Google Patents
映像信号処理装置Info
- Publication number
- JPH077262U JPH077262U JP3527993U JP3527993U JPH077262U JP H077262 U JPH077262 U JP H077262U JP 3527993 U JP3527993 U JP 3527993U JP 3527993 U JP3527993 U JP 3527993U JP H077262 U JPH077262 U JP H077262U
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- video signal
- gain
- converter
- direct current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【目的】 増幅利得が最大値より小さい値の場合に、D
/A変換後のアナログ映像信号の階調不足を効果的に阻
止する。 【構成】 A/Dコンバータ12の入力電圧範囲を増幅
回路の利得に連動して変化させて、A/Dコンバータ1
2の入力電圧範囲の有効利用率を常に「1」にする。さ
らに、D/Aコンバータ14の出力電範囲も増幅回路1
0の利得に連動して変化させ、A/Dコンバータ12の
入力からD/Aコンバータ14の出力までの利得を、増
幅回路の利得が変化しても見かけ上で一定にする。
/A変換後のアナログ映像信号の階調不足を効果的に阻
止する。 【構成】 A/Dコンバータ12の入力電圧範囲を増幅
回路の利得に連動して変化させて、A/Dコンバータ1
2の入力電圧範囲の有効利用率を常に「1」にする。さ
らに、D/Aコンバータ14の出力電範囲も増幅回路1
0の利得に連動して変化させ、A/Dコンバータ12の
入力からD/Aコンバータ14の出力までの利得を、増
幅回路の利得が変化しても見かけ上で一定にする。
Description
【0001】
本考案は、テレビジョン受像機などのデジタル映像信号処理装置に利用し、A /D変換における入力電圧範囲及びD/A変換における出力電圧範囲を増幅利得 に連動して変化させる映像信号処理装置に関する。
【0002】
近年、テレビジョン受像機などの映像信号処理装置では、映像信号のデジタル 処理化が進展している。 図2は、従来のデジタル映像信号処理装置の構成を示すブロック図である。図 2において、この装置は増幅回路10と、直流再生回路11と、A/Dコンバー タ12と、デジタル信号処理回路13と、D/Aコンバータ14と、分圧回路1 5,16とを有している。
【0003】 次に、この従来の構成における動作について説明する。 入力映像信号S0 〔VP-P 〕が増幅回路10に入力され、利得制御電圧C(V 、直流電圧)で利得制御された後に映像信号S1 〔VP-P 〕として出力される。 このときの映像信号S1 〔VP-P 〕は次式(1)で求められる。 S1 =A・C・S0 〔VP-P 〕 …(1) A:増幅回路10の利得制御感度
【0004】 増幅回路10から出力された映像信号S1 は、後段のA/Dコンバータ12の 入力電圧範囲内におさまるように直流再生回路11により直流再生され、映像信 号S2 として出力される。このときの映像信号S2 〔VP-P 〕は次式(2)で求 められる。 S2 =S1 =A・C・S0 〔VP-P 〕 …(2)
【0005】 直流再生回路11から出力された映像信号S2 はA/Dコンバータ12により 、デジタル映像信号に変換され、デジタル信号処理回路13でデジタル処理され る。この後、D/Aコンバータ14でアナログ信号に変換した出力アナログ映像 信号S3 を出力する。ここで、A/Dコンバータ12の入力電圧範囲は、A/D コンバータ12に印加される基準電圧Va と分圧回路15からの分圧電圧Vraの 差で決定されるものとし、分圧電圧Vraは、基準電圧Va が入力される分圧回路 15から供給される。この場合のA/Dコンバータ12の入力電圧範囲Wa 〔V 〕は次式(3)で求められる。 Wa =Va −Vra=Va −α・Va =(1−α)・Va 〔V〕 …(3) α:分圧回路15の分圧比
【0006】 さらに、D/Aコンバータ14の出力電圧は、D/Aコンバータ14に印加さ れる基準電圧Vd と分圧電圧Vrdの差で決定されるものとし、分圧電圧Vr d は 基準電圧Vd が入力される分圧回路16から供給される。この場合のD/Aコン バータ14の出力電圧範囲Wd 〔V〕は、次式(4)で求められる。 Wd =Vd −Vrd=Vd −β・Vα =(1−β)・Vd 〔V〕 …(4) β:分圧回路16の分圧比
【0007】 以上の式(1)〜式(4)によりA/Dコンバータ12の入力電圧範囲の有効 利用率Uと、A/Dコンバータ12の入力からD/Aコンバータ14の出力まで の利得Gが求められる。有効利用率Uは式(1)〜式(3)から次式(5)で求 められる。
【数1】
【0008】 この式(5)より、有効利用率の最大値Umax は次式(6)で表され、これを Umax =1と仮定する。
【数2】 S0 max :S0 の最大振幅値 Cmax :利得制御電圧Cの最大値
【0009】 利得Gは式(3)及び式(4)から次式(7)で求められる。
【数3】
【0010】 式(6)から利得制御電圧CをCmax より小さい値とした場合の有効利用率U は次式(8)で求められ「1」より小さい。
【数4】
【0011】
上記のような従来例の映像信号処理装置では、利得制御電圧Cが「Cmax 」よ り小さい場合、すなわち、増幅回路10の利得が最大利得よりも小さい場合に、 A/Dコンバータ12の入力電圧範囲の有効利用率は、「1」よりも小さい。す なわち、A/Dコンバータ12が有する限られた階調を有効に利用していないこ とになる。したがって、D/Aコンバータ14から出力されるアナログ映像信号 は、増幅回路の利得を最大に設定した場合に比較すれば階調不足となる。このよ うに従来の映像信号処理装置は、増幅回路の利得が最大値より小さい値の場合に 、D/Aコンバータ14から出力されるアナログ映像信号の階調が不足するとい う欠点がある。
【0012】 本考案は、このような従来の技術における欠点を解決するものであり、増幅利 得が最大値より小さい値の場合に、D/A変換後のアナログ映像信号の階調不足 を効果的に阻止できる映像信号処理装置の提供を目的とする。
【0013】
上記目的を達成するために、本考案の映像信号処理装置は、直流の利得制御電 圧で映像信号の利得制御を行う増幅手段と、増幅手段からの映像信号を直流再生 する直流再生手段と、直流再生手段からの映像信号をデジタル信号に変換するA /D変換手段と、A/D変換手段からのデジタル信号を処理するデジタル信号処 理手段と、デジタル信号処理手段からのデジタル出力信号をアナログ信号に変換 するD/A変換手段と、利得制御電圧に連動して変化させ、A/D変換手段の入 力電圧範囲を制御するための第1の直流電圧を出力する第1の直流電圧シフト手 段と、利得制御電圧に連動して変化させ、D/A変換手段の出力電圧範囲を制御 するための第2の直流電圧を出力する第2の直流電圧シフト手段とを備える構成 としている。
【0014】 さらに、第1の直流電圧シフト手段に利得制御電圧を増幅して供給する第1の 直流増幅手段と、第2の直流電圧シフト手段に利得制御電圧を増幅して供給する 第2の直流増幅手段とを備える構成としている。
【0015】
このような構成により、本考案の映像信号処理装置では、A/D変換における 入力電圧範囲を増幅手段の利得に連動して変化させて、A/D変換の入力電圧範 囲の有効利用率を常に「1」にしている。さらに、D/A変換における出力電範 囲も増幅利得に連動して変化させている。したがって、A/D変換の入力からD /A変換の出力までの利得が、増幅利得を変化させても見かけ上で一定になり、 増幅利得が最大値より小さい値の場合に、D/A変換後のアナログ映像信号の階 調不足が効果的に阻止される。
【0016】
次に、本考案の映像信号処理装置の実施例を図面を参照して詳細に説明する。 図1は本考案の映像信号処理装置の実施例における構成を示すブロック図であ る。なお、以下の文中、図において、従前の図2と同一の構成要素には同一の符 号を付した。図1において、この装置は、増幅回路10と、直流再生回路11と 、A/Dコンバータ12と、デジタル信号処理回路13と、D/Aコンバータ1 4とを有している。さらに、この装置には直流増幅回路20と、直流電圧シフト 回路21と、直流増幅回路23と、直流電圧シフト回路24とが設けられている 。
【0017】 次に、この実施例の構成における動作について説明する。 図2において、直流増幅回路20は、利得制御電圧Cを直流増幅する回路であ り、その利得K1 は次式(9)で求められる。 K1 =−A・Va ・(1−α) …(9)
【0018】 直流電圧シフト回路21は、直流増幅回路20の出力電圧をシフトし、A/D コンバータ12の電圧Vrdとして供給する回路である。そのシフト量D1 〔V〕 は次式(10)で求められる。 D1 =Va 〔V〕 …(10)
【0019】 直流増幅回路23は、利得制御電圧Cを直流増幅する回路である。その利得K 2 は次式(11)で求められる。 K2 =−A・Vd ・(1−β) …(11)
【0020】 直流電圧シフト回路24は、直流増幅回路23の出力電圧をシフトし、D/A コンバータ14の電圧Vrdとして供給する回路である。そのシフト量D2 〔V〕 は次式(12)で求められる。
【0021】 D2 =Vd 〔V〕 …(12) 式(9)及び式(10)から、A/Dコンバータ12の入力電圧範囲Wa 〔V 〕は次式(13)で求められる。 Wa =Va −Vrd=Va −(K1 ・C+D1 ) =A・C・(1−α)・Va …(13)
【0022】 式(11)及び式(12)からD/Aコンバータ14の出力電圧範囲Wα〔V〕は 次式(14)で求められる。 Wd =Vd −Vr d =Vd −(K2 ・C+D2 ) =A・C・(1−β)・Vd …(14)
【0023】 式(2)及び式(13)より、A/Dコンバータ12の入力電圧範囲の有効利用 率Uは、次式(15)で求められる。
【数5】
【0024】 式(15)から有効利用率Uは、増幅回路10の利得(A・C)に依存しない ことが判明する。したがって、「α」及び「Va 」を適当に選択することにより 、増幅回路10の利得に関係なく常に「U=1」に設定できる。 式(13)及び式(14)より、A/Dコンバータ12の入力からD/Aコンバー タ14の出力までの利得Gは次式(16)で求められる。
【数6】 式(16)及び式(7)は同一結果となる。すなわち、A/Dコンバータ12の 入力からD/Aコンバータ14の出力までの利得は見かけ上、変化しないことに なる。
【0025】
以上の説明から明らかなように、本考案の映像信号処理装置は、A/D変換に おける入力電圧範囲を増幅手段の利得に連動して変化させて、A/D変換の入力 電圧範囲の有効利用率を常に「1」にし、さらに、D/A変換における出力電範 囲も増幅利得に連動して変化させて、A/D変換の入力からD/A変換の出力ま での利得が、増幅利得を変化させても見かけ上で一定になるようにしているため 、増幅利得が最大値より小さい値の場合に、D/A変換後のアナログ映像信号の 階調不足を効果的に阻止できるという効果を有する。
【図1】本考案の映像信号処理装置の実施例における構
成を示すブロック図である。
成を示すブロック図である。
【図2】従来のデジタル映像信号処理装置の構成を示す
ブロック図である。
ブロック図である。
10…増幅回路 11…直流再生回
路 12…A/Dコンバータ 13…デジタル信
号処理回路 14…D/Aコンバータ 20,23…直流
増幅回路 21,24…直流電圧シフト回路
路 12…A/Dコンバータ 13…デジタル信
号処理回路 14…D/Aコンバータ 20,23…直流
増幅回路 21,24…直流電圧シフト回路
Claims (2)
- 【請求項1】 直流の利得制御電圧で映像信号の利得制
御を行う増幅手段と、上記増幅手段からの映像信号を直
流再生する直流再生手段と、上記直流再生手段からの映
像信号をデジタル信号に変換するA/D変換手段と、上
記A/D変換手段からのデジタル信号を処理するデジタ
ル信号処理手段と、上記デジタル信号処理手段からのデ
ジタル出力信号をアナログ信号に変換するD/A変換手
段と、上記利得制御電圧に連動してA/D変換手段の入
力電圧範囲を制御するための第1の直流電圧を出力する
第1の直流電圧シフト手段と、上記利得制御電圧に連動
してD/A変換手段の出力電圧範囲を制御するための第
2の直流電圧を出力する第2の直流電圧シフト手段とを
備える映像信号処理装置。 - 【請求項2】 第1の直流電圧シフト手段に利得制御電
圧を増幅して供給する第1の直流増幅手段と、第2の直
流電圧シフト手段に上記利得制御電圧を増幅して供給す
る第2の直流増幅手段とを備えることを特徴とする請求
項1記載の映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3527993U JPH077262U (ja) | 1993-06-29 | 1993-06-29 | 映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3527993U JPH077262U (ja) | 1993-06-29 | 1993-06-29 | 映像信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077262U true JPH077262U (ja) | 1995-01-31 |
Family
ID=12437350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3527993U Withdrawn JPH077262U (ja) | 1993-06-29 | 1993-06-29 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077262U (ja) |
-
1993
- 1993-06-29 JP JP3527993U patent/JPH077262U/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06188838A (ja) | サンプリングレートコンバータ | |
| JPH11340831A (ja) | 高精度a/d変換器 | |
| JPS59148417A (ja) | デイジタル・ダイナミツク・レンジ・コンバ−タ | |
| JPH04293365A (ja) | 階調補正装置 | |
| EP0396746B1 (en) | Picture receiver controller | |
| JP3277984B2 (ja) | 映像信号処理装置 | |
| JPH0229030A (ja) | 信号処理回路 | |
| JPH077262U (ja) | 映像信号処理装置 | |
| JPH0666692B2 (ja) | アナログ−デイジタル変換装置 | |
| JPH01126826A (ja) | A/d変換器を備えているa/d変換装置 | |
| JPH05343994A (ja) | アナログ信号レベル変換回路 | |
| JPH07131350A (ja) | アナログデータ変換回路 | |
| JPS6157127A (ja) | 信号変換装置 | |
| JPH08107359A (ja) | デジタル信号処理装置 | |
| JPH05291955A (ja) | Ad変換ビット伸長回路 | |
| US12248728B2 (en) | Centralized digital mute and volume control | |
| JP2730604B2 (ja) | 自動映像レベル制御回路 | |
| JP2508521B2 (ja) | デイジタル映像信号レベル制御回路 | |
| JP2000151312A (ja) | 自動利得制御回路 | |
| JPH0714217B2 (ja) | 自動利得制御装置 | |
| JPH02214330A (ja) | ディジタルagc回路 | |
| JPH0870394A (ja) | Alc/クランプ制御回路 | |
| JPS592429A (ja) | 非線形ad変換回路 | |
| JPH09135134A (ja) | ゲイン設定方法 | |
| JPS63260208A (ja) | デジタルagc方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19971106 |