JPH0772881B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPH0772881B2 JPH0772881B2 JP61297764A JP29776486A JPH0772881B2 JP H0772881 B2 JPH0772881 B2 JP H0772881B2 JP 61297764 A JP61297764 A JP 61297764A JP 29776486 A JP29776486 A JP 29776486A JP H0772881 B2 JPH0772881 B2 JP H0772881B2
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- Japan
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 10
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し，特に実アドレス生成時
にセグメント内にオペランド・アドレスが存在するかの
チェック（サイズ・チェック）に関する。
にセグメント内にオペランド・アドレスが存在するかの
チェック（サイズ・チェック）に関する。
従来，主記憶のセグメント保護のためのサイズチェック
には次のものが存在する。
には次のものが存在する。
実アドレス計算以前にオペランドの最大アドレスと
セグメントサイズの比較とを行なう方式。
セグメントサイズの比較とを行なう方式。
通常演算用の演算器（ALU）とは別にサイズ・チェ
ック専用の加算器を用いてサイズチェックを行う方式。
ック専用の加算器を用いてサイズチェックを行う方式。
同一の演算器で同時に実アドレス計算とサイズチェ
ックを実施する方式。
ックを実施する方式。
ところで，前述のデータ処理装置におけるサイズチェッ
クの場合，の方式ではサイズチェックのためにアドレ
ス比較とこの比較結果に対する条件分岐のマイクロステ
ップとが必要となり，その結果，パフォーマンス（性
能）が低下するという問題点がある。
クの場合，の方式ではサイズチェックのためにアドレ
ス比較とこの比較結果に対する条件分岐のマイクロステ
ップとが必要となり，その結果，パフォーマンス（性
能）が低下するという問題点がある。
また，サイズチェック方式では，サイズチェック専用
の加算器等のハードウエア量が増加するという問題点が
ある。
の加算器等のハードウエア量が増加するという問題点が
ある。
サイズチェック方式は上記，の方式の問題点を解
決した方式であるが，オフセットの長さに制限があり，
セグメントサイズの拡張を行うことができないという問
題点がある。
決した方式であるが，オフセットの長さに制限があり，
セグメントサイズの拡張を行うことができないという問
題点がある。
［問題点を解決するための手段］ 本発明によれば、主記憶装置が複数のセグメントに分割
されて、オペランドサイズ及びオフセットアドレスを有
するマクロ命令を格納する命令レジスタと、前記セグメ
ント毎のベースアドレス及びセグメントサイズを格納す
るセグメント情報レジスタ手段とを有し、前記セグメン
ト毎に前記ベースアドレスと前記オフセットアドレスと
に基づいて実アドレスを生成するようにしたデータ処理
装置であって、通常演算及び前記実アドレスの生成を実
行する２ワード幅の演算器と、前記オフセットアドレス
の所定部分が予め定められた値であるとき検出信号を生
成する検出手段と、前記セグメントサイズの１の補数と
前記オペランドサイズと整合する整合器とを備えてお
り、前記演算器は、前記オフセットアドレスの内上位側
に位置する上位情報と前記ベースアドレスとを加算して
加算結果を得る１ワード幅の上位ワード演算器と、前記
オフセットアドレスの所定部分より上位にある部分を上
位部分として受けとるとともに前記整合器の出力を受け
加算を実行する上位バイト演算器と、前記オフセットア
ドレスの所定部分より下位にある部分を下位部分として
受けとるとともに前記整合器の出力を受け加算を実行す
る下位バイト演算器とを備え、前記下位バイト演算器で
桁上げが発生した際前記検出信号を受けると前記上位バ
イト演算器に前記桁上げを通知する通知手段が備えら
れ、前記上位ワード演算器の加算結果と前記オフセット
アドレスの内下位側に位置する下位情報とで前記実アド
レスを示し、前記上位バイト演算器の桁上げが前記オペ
ランドサイズのサイズエラーを示すようにしたことを特
徴とするデータ処理装置が得られる。
されて、オペランドサイズ及びオフセットアドレスを有
するマクロ命令を格納する命令レジスタと、前記セグメ
ント毎のベースアドレス及びセグメントサイズを格納す
るセグメント情報レジスタ手段とを有し、前記セグメン
ト毎に前記ベースアドレスと前記オフセットアドレスと
に基づいて実アドレスを生成するようにしたデータ処理
装置であって、通常演算及び前記実アドレスの生成を実
行する２ワード幅の演算器と、前記オフセットアドレス
の所定部分が予め定められた値であるとき検出信号を生
成する検出手段と、前記セグメントサイズの１の補数と
前記オペランドサイズと整合する整合器とを備えてお
り、前記演算器は、前記オフセットアドレスの内上位側
に位置する上位情報と前記ベースアドレスとを加算して
加算結果を得る１ワード幅の上位ワード演算器と、前記
オフセットアドレスの所定部分より上位にある部分を上
位部分として受けとるとともに前記整合器の出力を受け
加算を実行する上位バイト演算器と、前記オフセットア
ドレスの所定部分より下位にある部分を下位部分として
受けとるとともに前記整合器の出力を受け加算を実行す
る下位バイト演算器とを備え、前記下位バイト演算器で
桁上げが発生した際前記検出信号を受けると前記上位バ
イト演算器に前記桁上げを通知する通知手段が備えら
れ、前記上位ワード演算器の加算結果と前記オフセット
アドレスの内下位側に位置する下位情報とで前記実アド
レスを示し、前記上位バイト演算器の桁上げが前記オペ
ランドサイズのサイズエラーを示すようにしたことを特
徴とするデータ処理装置が得られる。
［実施例］ 次に本発明について実施例によって説明する。
第１図に本発明が適用されるデータ処理装置による実ア
ドレス生成及びセグメントのサイズ・チェックについて
示す。第１図を参照して，命令レジスタ（IR）１はマク
ロ命令を収容するレジスタであり，オペレーションコー
ド，ベース・アドレス・レジスタナンバー，オペランド
サイズ，及びオフセット・アドレスが収容されている。
セグメント情報レジスタ群（SIR）２には各セグメント
のベース・アドレス及びセグメントサイズが格納され
る。
ドレス生成及びセグメントのサイズ・チェックについて
示す。第１図を参照して，命令レジスタ（IR）１はマク
ロ命令を収容するレジスタであり，オペレーションコー
ド，ベース・アドレス・レジスタナンバー，オペランド
サイズ，及びオフセット・アドレスが収容されている。
セグメント情報レジスタ群（SIR）２には各セグメント
のベース・アドレス及びセグメントサイズが格納され
る。
実アドレス生成の際には，マクロ命令中のベース・アド
レス・レジスタ・ナンバーによってSIR 2から該当する
セグメントベース・アドレス及びセグメント・サイズが
取り出される。セグメントのベースアドレスは4K（Ｋは
正の整数）単位に設定されているから（第１図では16ビ
ットに設定されている），下位12ビットに零を付加し
て,28ビット形式に拡張する。この拡張されたベースア
ドレスにマクロ命令のオフセット・アドレス24ビットが
加算されて，実行アドレスが求められる。一方，セグメ
ントサイズのチェックの場合,SIR 2から取り出された８
ビットのセグメントサイズの下位16ビットに“1"を付加
して,24ビットに拡張したセグメントサイズ情報を得
る。さらに，マクロ命令のオフセット・アドレスにオペ
ランドサイズを加算したオペランド・マックス・アドレ
スを得る。このセグメントサイズ情報とオペランド・マ
ックス・アドレスとを比較し，オペランド・マックス・
アドレスがセグメント・サイズ情報の値を超えるとサイ
ズエラーの割込みを発生する。
レス・レジスタ・ナンバーによってSIR 2から該当する
セグメントベース・アドレス及びセグメント・サイズが
取り出される。セグメントのベースアドレスは4K（Ｋは
正の整数）単位に設定されているから（第１図では16ビ
ットに設定されている），下位12ビットに零を付加し
て,28ビット形式に拡張する。この拡張されたベースア
ドレスにマクロ命令のオフセット・アドレス24ビットが
加算されて，実行アドレスが求められる。一方，セグメ
ントサイズのチェックの場合,SIR 2から取り出された８
ビットのセグメントサイズの下位16ビットに“1"を付加
して,24ビットに拡張したセグメントサイズ情報を得
る。さらに，マクロ命令のオフセット・アドレスにオペ
ランドサイズを加算したオペランド・マックス・アドレ
スを得る。このセグメントサイズ情報とオペランド・マ
ックス・アドレスとを比較し，オペランド・マックス・
アドレスがセグメント・サイズ情報の値を超えるとサイ
ズエラーの割込みを発生する。
第２図に本発明によるデータ処理装置の一実施例を示
す。マクロ命令の実行に先立ってオペランドの実アドレ
ス計算を実施する際，セグメント情報レジスタ２に収容
されたセグメントベースアドレスと命令レジスタ１に格
納されたマクロ命令のオフセットアドレスの上位12ビッ
トが上位ワード演算器５に入力され，加算される。
す。マクロ命令の実行に先立ってオペランドの実アドレ
ス計算を実施する際，セグメント情報レジスタ２に収容
されたセグメントベースアドレスと命令レジスタ１に格
納されたマクロ命令のオフセットアドレスの上位12ビッ
トが上位ワード演算器５に入力され，加算される。
下位ワード演算器10は上位バイト演算器６及び下位バイ
ト演算器７を備えており，上位バイト演算器６と下位バ
イト演算器７とはアンドゲート８を介して連結されてい
る。そして，命令レジスタ１のオフセットアドレス上位
８ビットが上位バイト演算器６に入力され，オフセット
アドレス下位８ビットが下位バイト演算器７に入力され
る。
ト演算器７を備えており，上位バイト演算器６と下位バ
イト演算器７とはアンドゲート８を介して連結されてい
る。そして，命令レジスタ１のオフセットアドレス上位
８ビットが上位バイト演算器６に入力され，オフセット
アドレス下位８ビットが下位バイト演算器７に入力され
る。
一方，オフセットアドレスの中位８ビットが状態検出回
路４に入力され，状態検出回路４の出力はアンドゲート
に入力されている。さらに，セグメント情報レジスタ２
のセグメントサイズ及び命令アドレスレジスタ１のオペ
ランドサイズが整合器３に入力され，整合器３の出力は
上位バイト演算器６及び下位バイト演算器７に入力され
る。上位バイト演算器６は上位ワード演算器５に接続さ
れている。なお，後述するように上位ワード演算器５の
演算結果はメモリアドレスレジスタ（MAR）９の上位16
ビットに格納され，一方，命令レジスタ１のオフセット
アドレスの下位12ビットがMAR 9の下位12ビットに格納
される。
路４に入力され，状態検出回路４の出力はアンドゲート
に入力されている。さらに，セグメント情報レジスタ２
のセグメントサイズ及び命令アドレスレジスタ１のオペ
ランドサイズが整合器３に入力され，整合器３の出力は
上位バイト演算器６及び下位バイト演算器７に入力され
る。上位バイト演算器６は上位ワード演算器５に接続さ
れている。なお，後述するように上位ワード演算器５の
演算結果はメモリアドレスレジスタ（MAR）９の上位16
ビットに格納され，一方，命令レジスタ１のオフセット
アドレスの下位12ビットがMAR 9の下位12ビットに格納
される。
整合器３はオペランドサイズをセグメントサイズの“１
の補数”に整合し，セグメントサイズ及びオペランドサ
イズを出力する。ところで，オフセットアドレスは24ビ
ットであり，一方，下位ワード演算器10は16ビット幅で
ある。ところが，セグメントサイズの“１の補数”は上
位８ビット以外すべて“零”となるので，状態検出回路
４はオフセットアドレスの中位８ビットがすべて“1"の
状態を検出する。状態検出回路４で上記のすべて“1"の
状態が検出されると，下位バイト演算器７からの桁上げ
がアンドゲート８を通して上位バイト演算器６に対して
伝達される。一方，状態検出回路４ですべて“1"の状態
が検出されなければ，アンドゲード８がオンとならず，
桁上げは伝達されない。そして，上位バイト演算器６か
らの桁上げによってサイズエラーが示される。
の補数”に整合し，セグメントサイズ及びオペランドサ
イズを出力する。ところで，オフセットアドレスは24ビ
ットであり，一方，下位ワード演算器10は16ビット幅で
ある。ところが，セグメントサイズの“１の補数”は上
位８ビット以外すべて“零”となるので，状態検出回路
４はオフセットアドレスの中位８ビットがすべて“1"の
状態を検出する。状態検出回路４で上記のすべて“1"の
状態が検出されると，下位バイト演算器７からの桁上げ
がアンドゲート８を通して上位バイト演算器６に対して
伝達される。一方，状態検出回路４ですべて“1"の状態
が検出されなければ，アンドゲード８がオンとならず，
桁上げは伝達されない。そして，上位バイト演算器６か
らの桁上げによってサイズエラーが示される。
さらに，上述の実アドレス計算において，サイズエラー
が発生しなかった場合，上位ワード演算器５からの演算
結果16ビットとオフセットアドレスの下位12ビットとを
合せて28ビットとしてメモリアドレスレジスタ（MAR）
９に格納される。
が発生しなかった場合，上位ワード演算器５からの演算
結果16ビットとオフセットアドレスの下位12ビットとを
合せて28ビットとしてメモリアドレスレジスタ（MAR）
９に格納される。
このように，第２図においては，第１図の用いて説明し
たセグメントサイズ情報とオペランドマックスアドレス
との比較をオフセットアドレス，セグメントサイズの
“１の補数",及びオペランドサイズの加算で行ってい
る。
たセグメントサイズ情報とオペランドマックスアドレス
との比較をオフセットアドレス，セグメントサイズの
“１の補数",及びオペランドサイズの加算で行ってい
る。
以上説明したように本発明では実アドレス生成時に上位
ワード演算器でセグメント・ベース・アドレスとオフセ
ット・アドレスの加算を行い，下位ワード演算器でオペ
ランドサイズ・チェックを同時に実施して，状態検出回
路でオフセットアドレスの所定の部分の状態を検出し
て，桁上げの伝達を制御するようにしたから，オフセッ
トアドレスがワード幅を超えている場合でもサイズ・チ
ェック専用の加算器の追加等が不要であり，その結果，
最小のハードウエア増加にて実アドレス計算とサイズチ
ェックとを同時に実施して，システム全体のパフォーマ
ンス（性能）が向上できる。
ワード演算器でセグメント・ベース・アドレスとオフセ
ット・アドレスの加算を行い，下位ワード演算器でオペ
ランドサイズ・チェックを同時に実施して，状態検出回
路でオフセットアドレスの所定の部分の状態を検出し
て，桁上げの伝達を制御するようにしたから，オフセッ
トアドレスがワード幅を超えている場合でもサイズ・チ
ェック専用の加算器の追加等が不要であり，その結果，
最小のハードウエア増加にて実アドレス計算とサイズチ
ェックとを同時に実施して，システム全体のパフォーマ
ンス（性能）が向上できる。
第１図は本発明によるデータ処理装置における実アドレ
ス生成及びサイズ・チェックを説明するための図，第２
図は本発明によるデータ処理装置のハード・ウエア構成
を示すブロック図である。 １……命令レジスタ（IR）,2……セグメント情報レジス
タ群（SIR）,3……整合器,4……状態検出回路,5……上
位ワード演算器,6……上位バイト演算器,7……下位バイ
ト演算器,8……アンドゲート,9……メモリ・アドレス・
レジスタ（MAR）,10……下位ワード演算器。
ス生成及びサイズ・チェックを説明するための図，第２
図は本発明によるデータ処理装置のハード・ウエア構成
を示すブロック図である。 １……命令レジスタ（IR）,2……セグメント情報レジス
タ群（SIR）,3……整合器,4……状態検出回路,5……上
位ワード演算器,6……上位バイト演算器,7……下位バイ
ト演算器,8……アンドゲート,9……メモリ・アドレス・
レジスタ（MAR）,10……下位ワード演算器。
Claims (1)
- 【請求項１】主記憶装置が複数のセグメントに分割され
て、オペランドサイズ及びオフセットアドレスを有する
マクロ命令を格納する命令レジスタと、前記セグメント
毎のベースアドレス及びセグメントサイズを格納するセ
グメント情報レジスタ手段とを有し、前記セグメント毎
に前記ベースアドレスと前記オフセットアドレスとに基
づいて実アドレスを生成するようにしたデータ処理装置
であって、通常演算及び前記実アドレスの生成を実行す
る２ワード幅の演算器と、前記オフセットアドレスの所
定部分が予め定められた値であるとき検出信号を生成す
る検出手段と、前記セグメントサイズの１つの補数と前
記オペランドサイズと整合する整合器とを備えており、
前記演算器は、前記オフセットアドレスの内上位側に位
置する上位情報と前記ベースアドレスとを加算して加算
結果を得る１ワード幅の上位ワード演算器と、前記オフ
セットアドレスの所定部分より上位にある部分を上位部
分として受けとるとともに前記整合器の出力を受け加算
を実行する上位バイト演算器と、前記オフセットアドレ
スの所定部分より下位にある部分を下位部分として受け
るとともに前記整合器の出力を受け加算を実行する下位
バイト演算器とを備え、前記下位バイト演算器で桁上げ
が発生した際前記検出信号を受けると前記上位バイト演
算器に前記桁上げを通知する通知手段が備えられ、前記
上位ワード演算器の加算結果と前記オフセットアドレス
の内下位側に位置する下位情報とで前記実アドレスを示
し、前記上位バイト演算器の桁上げが前記オペランドサ
イズのサイズエラーを示すようにしたことを特徴とする
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297764A JPH0772881B2 (ja) | 1986-12-16 | 1986-12-16 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297764A JPH0772881B2 (ja) | 1986-12-16 | 1986-12-16 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63150748A JPS63150748A (ja) | 1988-06-23 |
| JPH0772881B2 true JPH0772881B2 (ja) | 1995-08-02 |
Family
ID=17850871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61297764A Expired - Lifetime JPH0772881B2 (ja) | 1986-12-16 | 1986-12-16 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0772881B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112445729B (zh) * | 2020-11-30 | 2024-04-16 | 深圳开立生物医疗科技股份有限公司 | 操作地址确定方法、PCIe系统、电子设备及存储介质 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161191A (ja) * | 1982-03-19 | 1983-09-24 | Fuji Xerox Co Ltd | 記憶装置 |
| JPS59188900A (ja) * | 1983-04-12 | 1984-10-26 | Nec Corp | デ−タ処理装置 |
-
1986
- 1986-12-16 JP JP61297764A patent/JPH0772881B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63150748A (ja) | 1988-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |