JPS584446A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はマイクロプロセッサ−に係りｔ％にマイクロプ
ログラム制御装置に関する。

マイクロプロセッサ−の命令には前記命令内圧法に実行
すべきアドレスを示すアドレスフィールドを含む命令と
前記命令にアドレスフィールドを含まない命令とがある
。非分岐命令において前記命令内にアドレスフィールド
を含まない垂直型のマイクロコンピュータ−では９次の
命令を取り出すためのアドレス指定回路を必要とする。

前記アドレス指定回路では２次のアドレスを発生すなわ
ち、前回読み取った時のアドレス値にプラス１したアド
レス値を発生する。前記アドレス指定回路はプログラム
の実行を進めるために重要な回路でありエラーの発生は
ただちにシステムダウンにつながる。

前記理由によりアドレス指定回路は高信頼化が要求され
、、従来ではノ母すテイチェックや２つの同じ回路を同
時に動作させてエラーを検出する回路の２重化郷によつ
【高信頼化されていた。しかしながら前記高信頼化の方
法はハードウェア量が増大する問題を有していた。

本発明は上記問題を解決するものでありその目的は、コ
ンピュータにおけるプログラムの実行の高信頼化を少な
いハードウェア量で実現するマイクロプログラム制御回
路を提供することにある。

本発明の物像は、マイクロコンビ二一タにおいて命令が
格納されているメモリから所定の命令を読み出すために
必要なアドレスを発生するアドレスレジスタと該アドレ
スレジスタの出力をプラス１するプラス１歩進回路と、
メモリから読み出されて命令に基づき、所定の演算を行
なう演算回路と、比較回路から成り、前記プラス１歩進
回路の入力もしくは出力と前記演算回路の出方とを前記
比較器で比較し工２−の発生なチェックするマイクログ
ロダラム制御装置にある。

以下９本発明の実施例を用いて詳細な説明を行なう。

マイクロコンピュータにおいては、ｆラス１回路以外に
、演算ユニットが具備されており、前記ユニットはプラ
ス１．マイナスｌの演算を扱うこともできる。一方、マ
イクログロダラム実行サイクルは、演算ユニットに人力
データを格納して演算させる前に、命令の取り出し、レ
ジスタへのアクセス郷の実行サイクルが必要である。前
記実行サイクル中は演算ユニットは使用されていない。

本発明は１以上の演算ユニットのあ鼾時間を用いてプラ
ス１歩進回路なチェックするものである。

第１図は９本軸明の実施例を示す。メモリ１のデータ出
力２は、命令格納レジスタ３のデータ人力４に入る。前
記命令格納レジスタ３の出力５は。

処理回路６つ人カフに接続されている。処理回路６のＩ
ＩＩＥＩの出力８．第２の出力９は、レジスタ人の入力
１０．レジスタＡＢの入力１１に＊ｆｉされている。

゛レジスタＡの出力１２は、演算回路ＡＬＵの第１の入
力１３に入る。レジスタＢの出方１４は。

切換回路１５の第１の入力１６に入り、前記切換回路１
５の出力１７は演算回路ＡＬＵの第２の入力１８に入る
。アドレスレジスタ１９の出方２゜は、メモリ１のアド
レス太刀２１　、ｆラス１歩進回路２２０人力２３．比
較回路゛２４のｊｌＩＩの人力２５に入る。プラス１歩
進（ロ）路２２の出力２６は。

切換回路２７０入力２８と切換回路１５の第２の人力２
９に接続される。切換回路２７の出力３゜は、アドレス
レジスタ１９の入力３１に入る。

タイミング制御回路３２の出力３３，３４゜３５は切換
回路１５の切換人力３６．演算コード生成回路３７０人
力３８．比較回路２４の制御人力３９にそれぞれ接続さ
れている。演算コード生成回路３７のコード出力４０は
、演算回路ＡＬＵのコード人力４１に入る。演算囲路Ａ
ＬＵの出力４２は、比較回路２４の第２の入力４３に入
る。

また切換回路２７には、アドレスレジスタｌｌＣｆラス
１した値を出力する制御信号４３が接続されている。ア
ドレスレジスタ１９によって、アドレス線５０に次に実
行する命令が格納されているメモリのアドレスが出力さ
れる。アドレス線５０を介して指定されたメモリは、格
納されている命令を命令レジスタ３に出力する。命令レ
ジスタ３では前記命令を格納するとともに処理回路６に
出力する。処理回路では前記命令を解析し、命令にあっ
た処理を行なうための準備をし、レジスタＡ、８に被処
理データを出力する。常時は切換回路１５はレジスタＢ
の出力を演算回路ＡＬＵの第２の入力１８に接続してお
り、レジスタＡ、Ｈの出力は演算回路ＡＩ、ＵＦ）第１
．第２の入力１３．１８に入る。処理回路では必要な演
算を演算コード生成回路３７に指示する。（前記指示の
信号線は図示せず）演算回路ＡＬＵの出力４２は必要な
レジスタに格納される。（前記格納動作並びにレジスタ
は図示せず。）以上の動作によってメモリＩＫ格納され
た命令は順次実行される。

以上の動作は一般的な１０セツナの動作である。

本発明は、命令格納レジスタ３が処理回路６に命令を格
納してから演算回路に演算データを入力するまでの処理
時間Ｋｆプラス１歩進回路結果が正しいか否かをチェッ
クする。すなわち、プラス１歩進回路２２の出力を切換
回路を介して、演算回路ＡＬＵに入力する。演算コード
生成回路３７は演算回路ＡＬＵの第２の入力１８に入っ
たデータをマイナス１するコーＰを演算回路ＡＬＵのコ
ード入力４１に出力する。

演算囲路ＡＬＵの第２の入力１８に入ったデータをマイ
ナス１して比較回路４３に出力する。比較回路では、前
記演算回路ＡＬＵの演算結果とアドレスレジスタの内容
とを比較し、一致しなかった場合には、エラー信号を出
力する。−歇した場合には、すなわち比較結果後に切換
回路２７を介して、アドレスレジスタ１９にプラス１歩
進回路の内奪を格納する。アドレスレジスタ１９の内容
をＸ、演算回路ＡＬＵの出力をＸ′、プラス１歩進回路
での出力なＹとすると。

Ｘ＋１＝Ｙ　　・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・（１）Ｙ
−１＝Ｘ’　　・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・（２）と
なり、すなわちＸとＸ′とは等しい。しかしながらプラ
ス１歩進回路２２あるいは演算回路ＡＬＵにおいてエラ
ーが発生した場合には、　（１）（２）式のいずれかが
満足しなくなり、ＸとＸ′とは等しくなる。前記郷しく
ない場合はエラーであり比、較回路２４がエラーを検出
する。　　− タイミング制御回路３２は、比較回路２４．演算コード
生成回路３７．切換回路１９のそれぞれの実行のタイミ
ングをとる制御回路である。

第２図は本発明の他の実施例である。第１図の実施例を
異る点は比較回路に入る信号が異っていることである。

すなわち、プラス１歩進回路での出力２６は、比較回路
２４の第１の入力５１に入り、アドレス５０．が切換回
路１５の第２の人力５２に入る。前記第２の実施例にお
いて、グラス１歩進回路の出力をＺとすると。

Ｘ＋１＝Ｚ　　　・・・・・・四・・・・・曲・・・・
・・・・・・・・・・　（３）Ｘ＋　１　＝Ｙ　　　・
・・・・・・・・・・・・・・・・・曲・・曲間・　（
４）となる。すなわち２とＹとは勢しい。前記演算回路
ＡＬＵ並びにグラス１歩進回路２２の各出力すなわちＹ
、Ｚは、前記演算回路ＡＬＵ並びにプラス１歩道回路が
正常に動作した時にはｉしいが。

しかしながら前配回路のうち少なくとも一方に異常が発
生していた場合には、ｚ、ｙは等しくなく。

比較回路がエラーを検出する。

以上述べたように９本発明は、従来のマイクロプロセッ
サに比較回路を設けるだけでグラス１歩進回路のエラー
を検出することができる。さらに演算回路の動作をも同
時に確認することができる。

本発明は、前述の一般的な実行中に生じるエラーを検出
するばかりでなく、たとえば試作品等のチェックすなわ
ち不良や実行中のプロセッサが永久故障した場合にも明
確に不良や永久故障を確認することができる。

【図面の簡単な説明】

第１，２図は本発明の実施例を示すブロック図である。 １９・・・アドレスレジスタ、２２・・・プラス１歩道
回路、２４・・・比較回路、ＡＬＵ・・・演算回路。 １５．２７・・・切換回路、３２・・・タイミング制御
回路。 喰健中

Claims (1)

1. 【特許請求の範囲】 マイクロコンピュータにおいて、命令が格納されている
   メモリから所定の命令を読み出すために必要なアドレス
   を発生するアドレスレジスタと該アドレスレジスタの出
   力をプラス１するグラス１歩進回路と、メモリから続出
   された命令に基づき所定の演算を行なう演算回路と、比
   較回路から成り、前記グラス１歩進回路の人力もしくは
   出力と。 前記演算回路の出力とを前記比較器で比較してエラーの
   発生をチェックすることを特徴とするマイクロプログラ
   ム制御装置。