JPH0773375B2 - 時分割スイッチ回路 - Google Patents
時分割スイッチ回路Info
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- JPH0773375B2 JPH0773375B2 JP25907688A JP25907688A JPH0773375B2 JP H0773375 B2 JPH0773375 B2 JP H0773375B2 JP 25907688 A JP25907688 A JP 25907688A JP 25907688 A JP25907688 A JP 25907688A JP H0773375 B2 JPH0773375 B2 JP H0773375B2
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割交換機の時分割スイッチ回路に関し、
特に専用線サービスや各種音源を安定して通すのに好適
な時分割スイッチ回路に関する。
特に専用線サービスや各種音源を安定して通すのに好適
な時分割スイッチ回路に関する。
従来の時分割交換機では、各種音源（例えば呼出音、話
中音、輻輳規制案内トーキ等）を加入者へ送出するた
め、交換機スイッチの端子に各種音源装置からの信号端
子を直接接続していた。
中音、輻輳規制案内トーキ等）を加入者へ送出するた
め、交換機スイッチの端子に各種音源装置からの信号端
子を直接接続していた。
この場合、加入者側および中継線側のそれぞれに各種音
源からの信号を供給するため、加入者側スイッチ（集線
スイッチ）と中継線側スイッチ（分配スイッチ）の何れ
にも信号端子を割り当て、必要な音源装置からの信号線
を接続していた。
源からの信号を供給するため、加入者側スイッチ（集線
スイッチ）と中継線側スイッチ（分配スイッチ）の何れ
にも信号端子を割り当て、必要な音源装置からの信号線
を接続していた。
また、時分割スイッチパス上のタイムスロットを用いて
各種信号音を分配する方法では、誤ってスイッチ制御メ
モリ（SCM（Speech Path Controll Memory））内容が書
き替えられていないか否かを確認するため、定期的に通
話パスを試験する等の処理が必要であった。
各種信号音を分配する方法では、誤ってスイッチ制御メ
モリ（SCM（Speech Path Controll Memory））内容が書
き替えられていないか否かを確認するため、定期的に通
話パスを試験する等の処理が必要であった。
一方、専用線サービスを提供する場合、従来は専用線サ
ービス用の設備を公衆サービス用の設備から分離して構
成する方法を採用していた。
ービス用の設備を公衆サービス用の設備から分離して構
成する方法を採用していた。
このため、通信速度や通信対地等、専用線サービスと公
衆サービスがほぼ同じような機能を提供する場合、設備
が無駄になることがあった。
衆サービスがほぼ同じような機能を提供する場合、設備
が無駄になることがあった。
さらに、専用線サービス用の信号を一般な公衆サービス
用の交換機に収容した場合には、サービス品質基準、保
守運用体制等が異なるため、専用線サービスの通信中
に、公衆サービス用交換機の故障やメンテナンスによる
一時停止等によって影響される恐れがある。
用の交換機に収容した場合には、サービス品質基準、保
守運用体制等が異なるため、専用線サービスの通信中
に、公衆サービス用交換機の故障やメンテナンスによる
一時停止等によって影響される恐れがある。
このため、専用線と公衆用の両方のサービスを１個の交
換機に収容する形態は取られていなかった。
換機に収容する形態は取られていなかった。
これらの要求条件から、時分割交換機に適用される時分
割スイッチ回路は、第２図に示す構成が一般的であっ
た。
割スイッチ回路は、第２図に示す構成が一般的であっ
た。
第２図の時分割スイッチ回路では、音声、データ等の時
分割多重された情報は通話メモリ（SPM（Speech Path M
emory））21のデータ入力に加えられ、カウンタA24によ
り順次発生するシーケンシャル書込みアドレスによっ
て、通話メモリ（以下SPMと略す）21の所定のアドレス
に書き込まれる。
分割多重された情報は通話メモリ（SPM（Speech Path M
emory））21のデータ入力に加えられ、カウンタA24によ
り順次発生するシーケンシャル書込みアドレスによっ
て、通話メモリ（以下SPMと略す）21の所定のアドレス
に書き込まれる。
また、SPM21からの読み出しは、スイッチ制御メモリ
（以下SCMと略す）26内に蓄えられたSPM読出しアドレス
情報をカウンタB25により順次取り出してSPM21に与え、
所定の時間位置にSPM21内に蓄えられた順序とは異なる
順序で読み出すことにより、時分割交換動作を完結す
る。
（以下SCMと略す）26内に蓄えられたSPM読出しアドレス
情報をカウンタB25により順次取り出してSPM21に与え、
所定の時間位置にSPM21内に蓄えられた順序とは異なる
順序で読み出すことにより、時分割交換動作を完結す
る。
また、SCM26への書き込みは、中央制御装置からの制御
オーダにより、SCMアドレス情報によって指定されたア
ドレスにSCMデータ入力上のデータを書き込むことによ
り行う。
オーダにより、SCMアドレス情報によって指定されたア
ドレスにSCMデータ入力上のデータを書き込むことによ
り行う。
また、セレクタA22およびセレクタB23は、それぞれSPM2
1とSCM26のアドレスとしてカウンタA24およびカウンタB
25からのシーケンシャルアドレスか、若しくはSCM26ま
たは中央制御装置からのランダムアドレスの何れを採用
するかを選択し、切換えるものである。
1とSCM26のアドレスとしてカウンタA24およびカウンタB
25からのシーケンシャルアドレスか、若しくはSCM26ま
たは中央制御装置からのランダムアドレスの何れを採用
するかを選択し、切換えるものである。
また、SPM21の初期設定は、SPMデータ入力を固定パター
ンに設定することによって行い、SCM26の初期設定は、
固定パターン化したSCMデータ入力上の信号を、カウン
タB25からのシーケンシャルアドレスをSCM書き込みアド
レスとして用いることができるように、セレクタB23を
特別に制御することより行うことは通常の時分割スイッ
チ回路で用いられている一般的な手法であるので、ここ
では詳しい説明は省略する。
ンに設定することによって行い、SCM26の初期設定は、
固定パターン化したSCMデータ入力上の信号を、カウン
タB25からのシーケンシャルアドレスをSCM書き込みアド
レスとして用いることができるように、セレクタB23を
特別に制御することより行うことは通常の時分割スイッ
チ回路で用いられている一般的な手法であるので、ここ
では詳しい説明は省略する。
なお、従来の時分割スイッチ回路については、例えば
“電子情報通信ハンドブック（1988年版），電子情報通
信学会編，オーム社刊，第2129頁”において述べられて
いる。
“電子情報通信ハンドブック（1988年版），電子情報通
信学会編，オーム社刊，第2129頁”において述べられて
いる。
上記従来技術では、中央制御装置からの誤った情報が１
回でも到達すると、SCMの内容が変わってしまうという
問題がある。
回でも到達すると、SCMの内容が変わってしまうという
問題がある。
また、中央制御装置から時分割スイッチ回路に対し、誤
って初期設定オーダが到達すると、通信中のパスが１度
に消滅する恐れもある。
って初期設定オーダが到達すると、通信中のパスが１度
に消滅する恐れもある。
本発明の目的は、このような問題点を改善し、各種音源
や専用線サービス等の通信中、中央制御装置の暴走等に
より、誤まって切断、接続が行われたり、初期設定（全
クリア）したりすることを防止し、専用線サービスや各
種音源を時分解スイッチ回路内に安定して通すことが可
能な時分割スイッチ回路を提供することにある。
や専用線サービス等の通信中、中央制御装置の暴走等に
より、誤まって切断、接続が行われたり、初期設定（全
クリア）したりすることを防止し、専用線サービスや各
種音源を時分解スイッチ回路内に安定して通すことが可
能な時分割スイッチ回路を提供することにある。
上記目的を達成するため、本発明の時分割スイッチ回路
は、時分割多重化された信号を所定の時間位置に対応し
たアドレスに蓄える通話メモリ（第１図の11）、および
その通話メモリから任意の順序で時分割多重化信号を読
み出すことにより時分割交換動作を制御するスイッチ制
御メモリ（第１図の16）を有する時分割スイッチ回路
と、そのスイッチ制御メモリへデータ／アドレス情報信
号を入力することにより、通話メモリに対し時分割多重
信号の交換処理を指示実行させる中央制御装置とを備え
た時分割交換機において、スイッチ制御メモリと中央制
御装置との間に、そのスイッチ制御メモリのアドレスと
１対１に対応するアドレスを有し、そのスイッチ制御メ
モリの当該アドレスへのアクセス可否情報を記憶するプ
ロテクションメモリ（第１図の18）、およびそのアクセ
ス可否情報に伴い、中央制御装置からスイッチ制御メモ
リの当該アドレスへの入力信号をオン／オフするゲート
（第１図の19、20）からなるプロテクション回路（第１
図の17）を設け、スイッチ制御メモリの内容を変更する
場合、プロテクションメモリ内の当該アドレスに記憶さ
れたアクセス可否情報を読み取り、その情報がアクセス
可を示す場合のみゲートを開き、中央制御装置からスイ
ッチ制御メモリの当該アドレスに対するアクセスを行う
ように構成したことに特徴がある。
は、時分割多重化された信号を所定の時間位置に対応し
たアドレスに蓄える通話メモリ（第１図の11）、および
その通話メモリから任意の順序で時分割多重化信号を読
み出すことにより時分割交換動作を制御するスイッチ制
御メモリ（第１図の16）を有する時分割スイッチ回路
と、そのスイッチ制御メモリへデータ／アドレス情報信
号を入力することにより、通話メモリに対し時分割多重
信号の交換処理を指示実行させる中央制御装置とを備え
た時分割交換機において、スイッチ制御メモリと中央制
御装置との間に、そのスイッチ制御メモリのアドレスと
１対１に対応するアドレスを有し、そのスイッチ制御メ
モリの当該アドレスへのアクセス可否情報を記憶するプ
ロテクションメモリ（第１図の18）、およびそのアクセ
ス可否情報に伴い、中央制御装置からスイッチ制御メモ
リの当該アドレスへの入力信号をオン／オフするゲート
（第１図の19、20）からなるプロテクション回路（第１
図の17）を設け、スイッチ制御メモリの内容を変更する
場合、プロテクションメモリ内の当該アドレスに記憶さ
れたアクセス可否情報を読み取り、その情報がアクセス
可を示す場合のみゲートを開き、中央制御装置からスイ
ッチ制御メモリの当該アドレスに対するアクセスを行う
ように構成したことに特徴がある。
また、上記中央制御装置から時分割スイッチ回路への書
き込み可能信号線（第４図のWE）と、プロテクションメ
モリかスイッチ制御メモリの何れかを指定する識別ビッ
ト（第４図の54のP2）を含む。中央制御装置から時分割
スイッチ回路へのアドレス情報を保持するレジスタ（第
４図の54）と、その識別ビットと上記書き込み可能信号
の値から、プロテクションメモリかスイッチ制御メモリ
の何れかに対し書き込み可能信号をオン／オフフに切替
えるゲート回路（第４図のアンドゲート）とを設け、プ
ロテクションメモリに対する書き込み可能信号が能動で
ある場合は、そのプロテクションメモリへの書込み処理
を行い、スイッチ制御メモリに対する書き込み可能信号
が能動である場合には、そのスイッチ制御メモリと対応
するプロテクションメモリの当該アドレスに記憶された
アクセス可否情報を読み取り、その情報がアクセス拒否
を示すならば、スイッチ制御メモリに対する書込み処理
を禁止するように構成したことに特徴がある。
き込み可能信号線（第４図のWE）と、プロテクションメ
モリかスイッチ制御メモリの何れかを指定する識別ビッ
ト（第４図の54のP2）を含む。中央制御装置から時分割
スイッチ回路へのアドレス情報を保持するレジスタ（第
４図の54）と、その識別ビットと上記書き込み可能信号
の値から、プロテクションメモリかスイッチ制御メモリ
の何れかに対し書き込み可能信号をオン／オフフに切替
えるゲート回路（第４図のアンドゲート）とを設け、プ
ロテクションメモリに対する書き込み可能信号が能動で
ある場合は、そのプロテクションメモリへの書込み処理
を行い、スイッチ制御メモリに対する書き込み可能信号
が能動である場合には、そのスイッチ制御メモリと対応
するプロテクションメモリの当該アドレスに記憶された
アクセス可否情報を読み取り、その情報がアクセス拒否
を示すならば、スイッチ制御メモリに対する書込み処理
を禁止するように構成したことに特徴がある。
また、上記中央制御装置からプロテクションメモリかス
イッチ制御メモリの何れかに送られるデータ／アドレス
情報に対しパリティチェックを行う手段（図４の51、5
2）およびパリティエラーを表示する手段（第４図の5
7、58）と、上記プロテクションメモリによりスイッチ
制御メモリの当該アドレスに対する書込み処理が禁止さ
れているにもかかわらず、そのアドレスに誤ってアクセ
スした場合には、上記識別ビット（第４図の54のP2）、
書き込み可能信号（第４図のWE）、およびプロテクショ
ンメモリの出力の組み合わせにより、プロテクションエ
ラーを検出する手段（第４図のアンドゲート）および表
示する手段（第４図の56）とを設けたことに特徴があ
る。
イッチ制御メモリの何れかに送られるデータ／アドレス
情報に対しパリティチェックを行う手段（図４の51、5
2）およびパリティエラーを表示する手段（第４図の5
7、58）と、上記プロテクションメモリによりスイッチ
制御メモリの当該アドレスに対する書込み処理が禁止さ
れているにもかかわらず、そのアドレスに誤ってアクセ
スした場合には、上記識別ビット（第４図の54のP2）、
書き込み可能信号（第４図のWE）、およびプロテクショ
ンメモリの出力の組み合わせにより、プロテクションエ
ラーを検出する手段（第４図のアンドゲート）および表
示する手段（第４図の56）とを設けたことに特徴があ
る。
以下、本発明の一実施例を図面により説明する。
第１図は、本発明の第１の実施例における時分割スイッ
チ回路の構成図である。
チ回路の構成図である。
第１図において、11は通話メモリ（SPM）、12はセレク
タＡ、13はセレクタＢ、14はカウンタＡ、15はカウンタ
Ｂ、16はスイッチ制御メモリ（SCM）、17はプロテクシ
ョン回路、18はプロテクションメモリ（以下PTMを略
す）、19および20はSCM16へのデータ、アドレス入力を
オン／オフするゲートＡおよびゲートＢである。
タＡ、13はセレクタＢ、14はカウンタＡ、15はカウンタ
Ｂ、16はスイッチ制御メモリ（SCM）、17はプロテクシ
ョン回路、18はプロテクションメモリ（以下PTMを略
す）、19および20はSCM16へのデータ、アドレス入力を
オン／オフするゲートＡおよびゲートＢである。
このSPM11およびSCM16は、第２図に示した従来技術と同
様の機能を有し、時分割多重された情報がSPM11のデー
タ入力に加えられると、カウンタA14が発生したシーケ
ンシャル書込みアドレスにより、SPM11の所定アドレス
に入力データが書き込まれる。
様の機能を有し、時分割多重された情報がSPM11のデー
タ入力に加えられると、カウンタA14が発生したシーケ
ンシャル書込みアドレスにより、SPM11の所定アドレス
に入力データが書き込まれる。
また、本実施例では、誤まってSCM16の内容を書き替え
ることを防ぐため、SCM16と中央制御装置の中間に、PTM
18、ゲートA19、ゲートB20から構成されたプロテクショ
ン回路17を設ける。
ることを防ぐため、SCM16と中央制御装置の中間に、PTM
18、ゲートA19、ゲートB20から構成されたプロテクショ
ン回路17を設ける。
このPTM18は、SCM16、SPM11の総アドレス量と等しいメ
モリアドレスを有し、各アドレスは１ビット構成であ
る。なお、この総アドレス量は時分割スイッチ回路の多
重度と同量である。
モリアドレスを有し、各アドレスは１ビット構成であ
る。なお、この総アドレス量は時分割スイッチ回路の多
重度と同量である。
また、PTM18から読み出したデータ（PTM18のDOUTの信
号）が“1"の場合、中央制御装置からSCM16へ通じるデ
ータ、アドレス信号パス上のゲートA19およびゲートB20
が閉じるように構成されている。
号）が“1"の場合、中央制御装置からSCM16へ通じるデ
ータ、アドレス信号パス上のゲートA19およびゲートB20
が閉じるように構成されている。
さらに、SCM16とPTM18のアドレスは１対１に対応づけさ
れている。
れている。
このような構成により、各種音源や専用線サービスのた
め、半固定パスを設定する場合、該当するPTMアドレス
に“1"を書き込み、プロテクトする。このプロテクトは
複数のアドレスに対して設定可能である。
め、半固定パスを設定する場合、該当するPTMアドレス
に“1"を書き込み、プロテクトする。このプロテクトは
複数のアドレスに対して設定可能である。
また、SCM16へのアクセスは、PTM18上にプロテクトがか
かっていないアドレスに対してのみ有効であり、プロテ
クトがかかっているSCMアドレスに誤まってアクセスし
た場合、SCM16への書き込みを禁止する。
かっていないアドレスに対してのみ有効であり、プロテ
クトがかかっているSCMアドレスに誤まってアクセスし
た場合、SCM16への書き込みを禁止する。
また、専用線パスの張り替え等、半固定パスを変更する
場合、まずPTM18内に設定されたプロテクトを外すた
め、PTM18の該当アドレスに“0"を書き込む処理を行
う。
場合、まずPTM18内に設定されたプロテクトを外すた
め、PTM18の該当アドレスに“0"を書き込む処理を行
う。
このように、半固定パスの設定／解除等の変更を行うに
は、予め定められた手順が必要であり、一般に中央制御
装置が暴走した場合は、この手順通りにSCM16、SPM11へ
の制御オーダが到達するとは考えられない。
は、予め定められた手順が必要であり、一般に中央制御
装置が暴走した場合は、この手順通りにSCM16、SPM11へ
の制御オーダが到達するとは考えられない。
また、SCM16の初期設定に関しても、従来の時分割スイ
ッチ回路の場合は特定の１オーダで初期設定できるよう
に構成されることが一般的であるが、本実施例では、PT
M18によりプロテクトされていなSCMアドレスに対しての
み、初期設定することができ、各種音源の分配や専用線
接続を永続的に行うことが可能である。
ッチ回路の場合は特定の１オーダで初期設定できるよう
に構成されることが一般的であるが、本実施例では、PT
M18によりプロテクトされていなSCMアドレスに対しての
み、初期設定することができ、各種音源の分配や専用線
接続を永続的に行うことが可能である。
第３図は、本発明の第１の実施例における時分割スイッ
チ回路の動作を示す説明図である。
チ回路の動作を示す説明図である。
本実施例では、SPM11への入力は、カウンタA14により順
次アドレスが指定されて、SPM11の０アドレスから順に
書き込まれる。
次アドレスが指定されて、SPM11の０アドレスから順に
書き込まれる。
また、SCM16の内容はカウンタB15により０アドレスから
順に読み出されて、SPM11の読出しアドレスとして用い
られる。
順に読み出されて、SPM11の読出しアドレスとして用い
られる。
また、PTM18へは中央制御装置からのPTM書込みアドレス
に従い、PTM書込みデータが書き込まれる。
に従い、PTM書込みデータが書き込まれる。
PTM18から読み出したデータは、SCM16に対する書込みア
ドレスおよび書込みデータのゲートA19およびゲートB20
に接続される。
ドレスおよび書込みデータのゲートA19およびゲートB20
に接続される。
なお、SPM11の各アドレスのビット方向の容量は、PCM
（Palse Code Modulation）交換における64Kb/sの情報
を扱う場合、８ビットである。また、SCM16の各アドレ
スのビット方向の容量は、時分割多重度を２進数で表現
するのに必要な大きさであり、例えば1024多重の場合に
は10ビットである。また、PTM18の各アドレスのビット
容量は、プロテクトの要否を表わすだけでよいため、１
ビットである。
（Palse Code Modulation）交換における64Kb/sの情報
を扱う場合、８ビットである。また、SCM16の各アドレ
スのビット方向の容量は、時分割多重度を２進数で表現
するのに必要な大きさであり、例えば1024多重の場合に
は10ビットである。また、PTM18の各アドレスのビット
容量は、プロテクトの要否を表わすだけでよいため、１
ビットである。
例えば、斜線で示す２番目のアドレスを半固定パスとし
て使用するためにプロテクトする場合、PTM18の第２ア
ドレスに“1"を書き込めば、その後SCM16の第２アドレ
スに誤まって情報を書き込もうとしても、PTM18に第２
アドレスの内容“1"を読み出し、この信号によりゲート
A19、ゲートB20が閉じられることによって、SCM16への
アクセスは禁止される。
て使用するためにプロテクトする場合、PTM18の第２ア
ドレスに“1"を書き込めば、その後SCM16の第２アドレ
スに誤まって情報を書き込もうとしても、PTM18に第２
アドレスの内容“1"を読み出し、この信号によりゲート
A19、ゲートB20が閉じられることによって、SCM16への
アクセスは禁止される。
第４図は、本発明の第２の実施例における時分割スイッ
チ回路の構成図である。なお、第１図および第３図に示
したカウンタによるシーケンシャルアクセスの制御ルー
トは省略する。
チ回路の構成図である。なお、第１図および第３図に示
したカウンタによるシーケンシャルアクセスの制御ルー
トは省略する。
第４図において、41はSPM、46はSCM、48はPTM、51はパ
リティチェック回路（PCHK1）、52はパリティチェック
回路（PCHK2）、53はデータレジスタ、54はアドレスレ
ジスタ、55はアンサレジスタ、56はプロテクションエラ
ー表示回路（PTE）、57はパリティエラー表示回路（P
E1）、58はパリティエラー表示回路（PE2）、59はイン
タフェース回路である。
リティチェック回路（PCHK1）、52はパリティチェック
回路（PCHK2）、53はデータレジスタ、54はアドレスレ
ジスタ、55はアンサレジスタ、56はプロテクションエラ
ー表示回路（PTE）、57はパリティエラー表示回路（P
E1）、58はパリティエラー表示回路（PE2）、59はイン
タフェース回路である。
このPCHK151は、データレジスタ53内のデータをパリテ
ィチェックする回路であり、その結果はPE157に表示さ
れる。同様に、PCHK252は、アドレスレジスタ54内のデ
ータをパリティチェックし、その結果はPE258に表示さ
れる。
ィチェックする回路であり、その結果はPE157に表示さ
れる。同様に、PCHK252は、アドレスレジスタ54内のデ
ータをパリティチェックし、その結果はPE258に表示さ
れる。
また、PTE56は、PTM48によりプロテクトされたアドレス
に対し、誤まってSCM46の内容を書き替えようとした場
合、エラー表示する。
に対し、誤まってSCM46の内容を書き替えようとした場
合、エラー表示する。
また、WEは、中央制御装置から送られる信号に含まれ、
SCM46またはPTM48への書き込み指定信号である。
SCM46またはPTM48への書き込み指定信号である。
また、アドレスレジスタ54内のP2信号は、WEが有効であ
る場合（WE＝“1"）、PTM48へ書き込むかSCM46へ書き込
むかの識別信号（P2＝“1"のときはPTM48は書き込み、P
2＝“0"のときはSCM46へ書き込む）であり、WEが有効で
ない場合（WE＝“0"、書き込みモードでない場合）に
は、PTM48の内容（アンサレジスタ55のP3）と、SCM46の
内容（アンサレジスタ55のW1,W2,…,Wn）を読み出す
か、またはPTE56、PE157、PE258の内容を読み出すかを
識別するための信号であり、P2＝“0"のときはPTM48お
よびSCM46の内容を読み出し、P2＝“1"のときはPTE56、
PE157、PE258の内容（アンサレジスタ55のW1,W2,W3）を
読み出す。
る場合（WE＝“1"）、PTM48へ書き込むかSCM46へ書き込
むかの識別信号（P2＝“1"のときはPTM48は書き込み、P
2＝“0"のときはSCM46へ書き込む）であり、WEが有効で
ない場合（WE＝“0"、書き込みモードでない場合）に
は、PTM48の内容（アンサレジスタ55のP3）と、SCM46の
内容（アンサレジスタ55のW1,W2,…,Wn）を読み出す
か、またはPTE56、PE157、PE258の内容を読み出すかを
識別するための信号であり、P2＝“0"のときはPTM48お
よびSCM46の内容を読み出し、P2＝“1"のときはPTE56、
PE157、PE258の内容（アンサレジスタ55のW1,W2,W3）を
読み出す。
また、データレジスタ53内のP1信号は、PTM48への書き
込みデータであり、プロテクトを設定するときは“1"、
プロテクトを解除するときは“0"である。
込みデータであり、プロテクトを設定するときは“1"、
プロテクトを解除するときは“0"である。
このような構成により、SCM46の任意のアドレスの内容
を書き替えようとする場合、中央制御装置からの書き込
み指定信号Ｗ＝“1"、アドレスレジスタ54内のP2信号が
０となっていることから、PTM48は読出しモードにあ
り、SCM46と同じアドレスが指定され、PTM48のDOUTに読
出し結果が表われる。
を書き替えようとする場合、中央制御装置からの書き込
み指定信号Ｗ＝“1"、アドレスレジスタ54内のP2信号が
０となっていることから、PTM48は読出しモードにあ
り、SCM46と同じアドレスが指定され、PTM48のDOUTに読
出し結果が表われる。
PTM48のDOUT＝０の場合、SCM46のWE端子は“1"となり、
SCM46にデータレジスタ53内の情報が書き込まれる。同
時に、P2＝0,WE＝1,PTM48のDOUT＝０の３個の信号の組
み込み合わせにより、PTE56の表示が“0"となり、正常
に動作していることを示している。
SCM46にデータレジスタ53内の情報が書き込まれる。同
時に、P2＝0,WE＝1,PTM48のDOUT＝０の３個の信号の組
み込み合わせにより、PTE56の表示が“0"となり、正常
に動作していることを示している。
また、PTM48のDOUT＝１の場合、SCM46への書き込みプロ
テクトがかかっている状態であるため、これを解除する
にはP1＝0,P2＝１として、アドレスレジスタ54に所定の
アドレス情報の設定し、書き込み指定（WE＝１）とする
手順を必要とする。
テクトがかかっている状態であるため、これを解除する
にはP1＝0,P2＝１として、アドレスレジスタ54に所定の
アドレス情報の設定し、書き込み指定（WE＝１）とする
手順を必要とする。
さらに、SCM46、PTM48の内容を読み出す場合、読み出さ
れたデータはアンサレジスタ55に蓄えられた後、中央制
御装置へ転送される。同様にPTE56、PE157、PE258につ
いても、その状態を読み出すことができる。
れたデータはアンサレジスタ55に蓄えられた後、中央制
御装置へ転送される。同様にPTE56、PE157、PE258につ
いても、その状態を読み出すことができる。
本発明にれば、スイッチ制御メモリに対するプロテクシ
ョン機能を設けることにより、ある一定の手順でアクセ
スしない限り、その内容を変更することはできないた
め、中央制御装置の暴走等により、誤まって通話パスが
切断されることがなくなる。なお、スイッチ制御メモリ
の書込み禁止アドレスに誤ってアクセスした場合には、
プロテクションエラーを検出、表示することができる。
ョン機能を設けることにより、ある一定の手順でアクセ
スしない限り、その内容を変更することはできないた
め、中央制御装置の暴走等により、誤まって通話パスが
切断されることがなくなる。なお、スイッチ制御メモリ
の書込み禁止アドレスに誤ってアクセスした場合には、
プロテクションエラーを検出、表示することができる。
これにより、専用線サービスや各種音源を時分割スイッ
チ回路内に安定して通すことができる。
チ回路内に安定して通すことができる。
第１図は本発明の第１の実施例における時分割スイッチ
回路の構成図、第２図は従来の時分割スイッチ回路の構
成図、第３図は本発明の第１の実施例における時分割ス
イッチ回路の動作を示す説明図、第４図は本発明の第２
の実施例における時分割スイッチ回路の構成図である。 11,21,41:通話メモリ（SPM）,12,22:セレクタA,13,23:
セレクタB,14,24:カウンタA,15,25:カウンタB,16,26,4
6:スイッチ制御メモリ（SCM）,17:プロテクション回路,
18,48:プロテクションメモリ（PTM）,19:ゲートA,20:ゲ
ートB,51:パリティチェック回路（PCHK1）,52:パリティ
チェツク回路（PCHK2）,53:データレジスタ,54:アドレ
スレジスタ,55:アンサレジスタ,56:プロテクションエラ
ー表示回路（PTE）,57:パリティエラー表示回路（P
E1）,58:パリティエラー表示回路（PE2）,59:インタフ
ェース回路。
回路の構成図、第２図は従来の時分割スイッチ回路の構
成図、第３図は本発明の第１の実施例における時分割ス
イッチ回路の動作を示す説明図、第４図は本発明の第２
の実施例における時分割スイッチ回路の構成図である。 11,21,41:通話メモリ（SPM）,12,22:セレクタA,13,23:
セレクタB,14,24:カウンタA,15,25:カウンタB,16,26,4
6:スイッチ制御メモリ（SCM）,17:プロテクション回路,
18,48:プロテクションメモリ（PTM）,19:ゲートA,20:ゲ
ートB,51:パリティチェック回路（PCHK1）,52:パリティ
チェツク回路（PCHK2）,53:データレジスタ,54:アドレ
スレジスタ,55:アンサレジスタ,56:プロテクションエラ
ー表示回路（PTE）,57:パリティエラー表示回路（P
E1）,58:パリティエラー表示回路（PE2）,59:インタフ
ェース回路。
Claims (3)
- 【請求項１】時分割多重化された信号を所定の時間位置
に対応したアドレスに蓄える通話メモリ、および該通話
メモリから任意の順序で時分割多重化信号を読み出すこ
とにより時分割交換動作を制御するスイッチ制御メモリ
を有する時分割スイッチ回路と、該スイッチ制御メモリ
へデータ／アドレス情報信号を入力することにより、通
話メモリに対し時分割多重信号の交換処理を指示実行さ
せる中央制御装置とを備えた時分割交換機において、 スイッチ制御メモリと中央制御装置との間に、該スイッ
チ制御メモリのアドレスと１対１に対応するアドレスを
有し、該スイッチ制御メモリの当該アドレスへのアクセ
ス可否情報を記憶するプロテクションメモリ、および該
アクセス可否情報に従い、中央制御装置からスイッチ制
御メモリの当該アドレスへの入力信号をオン／オフする
ゲートからなるプロテクション回路を設け、 該スイッチ制御メモリの内容を変更する場合、プロテク
ションメモリ内の当該アドレスに記憶されたアクセス可
否情報を読み取り、該情報がアクセス可を示す場合のみ
ゲートを開き、中央制御装置からスイッチ制御メモリの
当該アドレスに対するアクセスを行うように構成したこ
とを特徴とする時分割スイッチ回路。 - 【請求項２】上記中央制御装置から時分割スイッチ回路
への書き込み可能信号線と、 プロテクションメモリがスイッチ制御メモリの何れかを
指定する識別ビットを含む、中央制御装置から時分割ス
イッチ回路へのアドレス情報を保持するレジスタと、 該識別ビットと上記書き込み可能信号の値から、プロテ
クションメモリかスイッチ制御メモリの何れかに対し書
き込み可能信号をオン／オフフに切替えるゲート回路と
を設け、 プロテクションメモリに対する書き込み可能信号が能動
である場合は、該プロテクションメモリへの書込み処理
を行い、スイッチ制御メモリに対する書き込み可能信号
が能動である場合には、該スイッチ制御メモリと対応す
るプロテクションメモリの当該アドレスに記憶されたア
クセス可否情報を読み取り、該情報がアクセス拒否を示
すならば、スイッチ制御メモリに対する書込み処理を禁
止するように構成したことを特徴とする請求項１記載の
時分割スイッチ回路。 - 【請求項３】上記中央制御装置からプロテクションメモ
リかスイッチ制御メモリの何れかに送られるデータ／ア
ドレス情報に対しパリティチェックを行う手段およびパ
リティエラーを表示する手段と、 上記プロテクションメモリによりスイッチ制御メモリの
当該アドレスに対する書込み処理が禁止されているにも
かかわらず、該アドレスに誤ってアクセスした場合に
は、上記識別ビット、書き込み可能信号、およびプロテ
クションメモリの出力の組み合わせにより、プロテクシ
ョンエラーを検出する手段および表示する手段と を設けたことを特徴とする請求項２記載の時分割スイッ
チ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25907688A JPH0773375B2 (ja) | 1988-10-14 | 1988-10-14 | 時分割スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25907688A JPH0773375B2 (ja) | 1988-10-14 | 1988-10-14 | 時分割スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105797A JPH02105797A (ja) | 1990-04-18 |
| JPH0773375B2 true JPH0773375B2 (ja) | 1995-08-02 |
Family
ID=17328990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25907688A Expired - Lifetime JPH0773375B2 (ja) | 1988-10-14 | 1988-10-14 | 時分割スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773375B2 (ja) |
-
1988
- 1988-10-14 JP JP25907688A patent/JPH0773375B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02105797A (ja) | 1990-04-18 |
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