JPH0773695A - Ｒａｍのセルフテスト回路 - Google Patents
Ｒａｍのセルフテスト回路Info
- Publication number
- JPH0773695A JPH0773695A JP5221010A JP22101093A JPH0773695A JP H0773695 A JPH0773695 A JP H0773695A JP 5221010 A JP5221010 A JP 5221010A JP 22101093 A JP22101093 A JP 22101093A JP H0773695 A JPH0773695 A JP H0773695A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- data
- lfsr
- address
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002950 deficient Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000013144 data compression Methods 0.000 description 4
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 3
- 101150046378 RAM1 gene Proteins 0.000 description 3
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 3
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 テスト対象ＲＡＭのアドレス０に対応する内
容もテストする事の出来るようにしたＲＡＭのセルフテ
スト回路を提供する。 【構成】 アドレス生成用のＬＦＳＲ及びデータ生成用
のＬＦＳＲからそれぞれｍビット及びｎビット（ｍ，ｎ
は正の整数）のアドレスパターン及びデータパターンを
試験用のＲＡＭに供給し、ｎビットのデータ圧縮用ＬＦ
ＳＲより出力データを圧縮してシグネチャーを生成し、
このシググネチャーを期待値シグネチャーと比較してＲ
ＡＭの良否を判定するセルフテスト回路において、（ｍ
＋ｌ）ビットのアドレスパターンを供給するＬＦＳＲ２
０と、（ｎ−ｌ）ビットのデータパターンを供給するＬ
ＦＳＲ３０（ｌは正の整数）とを用意し、ＬＦＳＲ２０
のｍビットをＲＡＭ１のアドレス入力端子に、ＬＦＳＲ
３０の（ｎ−ｌ）ビットとＬＦＳＲ２０のｌビットとを
ＲＡＭ１のデータ入力端子にそれぞれ接続する。
容もテストする事の出来るようにしたＲＡＭのセルフテ
スト回路を提供する。 【構成】 アドレス生成用のＬＦＳＲ及びデータ生成用
のＬＦＳＲからそれぞれｍビット及びｎビット（ｍ，ｎ
は正の整数）のアドレスパターン及びデータパターンを
試験用のＲＡＭに供給し、ｎビットのデータ圧縮用ＬＦ
ＳＲより出力データを圧縮してシグネチャーを生成し、
このシググネチャーを期待値シグネチャーと比較してＲ
ＡＭの良否を判定するセルフテスト回路において、（ｍ
＋ｌ）ビットのアドレスパターンを供給するＬＦＳＲ２
０と、（ｎ−ｌ）ビットのデータパターンを供給するＬ
ＦＳＲ３０（ｌは正の整数）とを用意し、ＬＦＳＲ２０
のｍビットをＲＡＭ１のアドレス入力端子に、ＬＦＳＲ
３０の（ｎ−ｌ）ビットとＬＦＳＲ２０のｌビットとを
ＲＡＭ１のデータ入力端子にそれぞれ接続する。
Description
【０００１】
【産業上の利用分野】本発明はＲＡＭのセルフテスト回
路、特にアドレス生成用及びデータ生成用のリニアフィ
ードバックシフトレジスタ（以下ＬＦＳＲという）を用
いたＲＡＭのセルフテスト回路に関する。
路、特にアドレス生成用及びデータ生成用のリニアフィ
ードバックシフトレジスタ（以下ＬＦＳＲという）を用
いたＲＡＭのセルフテスト回路に関する。
【０００２】
【従来の技術】図２は従来のＲＡＭのセルフテスト回路
を示すブロック構成図である。ＲＡＭ１はアドレス入力
数がｍビット、データ入力数がｎビットの構成で、デー
タ出力もｎビットである。ＲＡＭ１のｍビットのアドレ
ス入力端子にはｍビット長のアドレス生成用ＬＦＳＲ２
が接続され、ｎビットのデータ入力端子にはｎビット長
のデータ生成用ＬＦＳＲ３が接続される。またｎビット
のデータ出力端子にはｎビット長のデータ圧縮用ＬＦＳ
Ｒ４が接続される。
を示すブロック構成図である。ＲＡＭ１はアドレス入力
数がｍビット、データ入力数がｎビットの構成で、デー
タ出力もｎビットである。ＲＡＭ１のｍビットのアドレ
ス入力端子にはｍビット長のアドレス生成用ＬＦＳＲ２
が接続され、ｎビットのデータ入力端子にはｎビット長
のデータ生成用ＬＦＳＲ３が接続される。またｎビット
のデータ出力端子にはｎビット長のデータ圧縮用ＬＦＳ
Ｒ４が接続される。
【０００３】次に図２に示す回路の動作を説明する。図
示しないテスト制御回路からのクロック信号に応答し
て、アドレス生成用ＬＦＳＲ２及びデータ生成用ＬＦＳ
Ｒ３がそれぞれアドレスパターン及びデータパターンを
ＲＡＭ１に供給する。データ圧縮用ＬＦＳＲ４はＲＡＭ
１からの出力データを圧縮しシグネチャーを生成する。
必要回数のクロックを印加したのち最終的に生成された
シグネチャーを予め求めておいた期待値シグネチャーと
比較する事により、ＲＡＭ１に不良がないかどうかをテ
ストする。
示しないテスト制御回路からのクロック信号に応答し
て、アドレス生成用ＬＦＳＲ２及びデータ生成用ＬＦＳ
Ｒ３がそれぞれアドレスパターン及びデータパターンを
ＲＡＭ１に供給する。データ圧縮用ＬＦＳＲ４はＲＡＭ
１からの出力データを圧縮しシグネチャーを生成する。
必要回数のクロックを印加したのち最終的に生成された
シグネチャーを予め求めておいた期待値シグネチャーと
比較する事により、ＲＡＭ１に不良がないかどうかをテ
ストする。
【０００４】
【発明が解決しようとする課題】しかし、図２に示すよ
うな従来のセルフテスト回路では、アドレス入力端子に
接続されてアドレスパターンを供給するアドレス生成用
ＬＦＳＲの性質上、オール０のパターンが発生できない
という問題点があった。したがってアドレス０に相当す
るＲＡＭの内容のテストはできず、セルフテストを完全
に行うことが出来ないという問題点があった。
うな従来のセルフテスト回路では、アドレス入力端子に
接続されてアドレスパターンを供給するアドレス生成用
ＬＦＳＲの性質上、オール０のパターンが発生できない
という問題点があった。したがってアドレス０に相当す
るＲＡＭの内容のテストはできず、セルフテストを完全
に行うことが出来ないという問題点があった。
【０００５】本発明は上述した問題点を解消するために
なされたもので、テスト対象ＲＡＭのアドレス０に対応
する内容もテストする事の出来るようにしたＲＡＭのセ
ルフテスト回路を提供することを目的とする。
なされたもので、テスト対象ＲＡＭのアドレス０に対応
する内容もテストする事の出来るようにしたＲＡＭのセ
ルフテスト回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、テスト制御回
路からのクロック信号に応答して、アドレス生成用のリ
ニアフィードバックシフトレジスタ（ＬＦＳＲ）及びデ
ータ生成用のＬＦＳＲからそれぞれｍビット及びｎビッ
ト（ｍ，ｎはそれぞれ正の整数）のアドレスパターン及
びデータパターンを試験用のＲＡＭに供給し、ｎビット
のデータ圧縮用ＬＦＳＲより出力データを圧縮して取り
出してシグネチャーを生成し、このシググネチャーを期
待値シグネチャーと比較することにより前記ＲＡＭの良
否を判定するＲＡＭのセルフテスト回路において、（ｍ
＋ｌ）ビットのアドレスパターンを供給する第１のＬＦ
ＳＲと、（ｎ−ｌ）ビットのデータパターンを供給する
第２のＬＦＳＲ（ｌは正の整数）とを用意し、前記第１
のＬＦＳＲのｍビットを前記ＲＡＭのアドレス入力端子
に、前記第２のＬＦＳＲの（ｎ−ｌ）ビットと前記第１
のＬＦＳＲのｌビットとを前記ＲＡＭのデータ入力端子
にそれぞれ接続するようにしたものである。
路からのクロック信号に応答して、アドレス生成用のリ
ニアフィードバックシフトレジスタ（ＬＦＳＲ）及びデ
ータ生成用のＬＦＳＲからそれぞれｍビット及びｎビッ
ト（ｍ，ｎはそれぞれ正の整数）のアドレスパターン及
びデータパターンを試験用のＲＡＭに供給し、ｎビット
のデータ圧縮用ＬＦＳＲより出力データを圧縮して取り
出してシグネチャーを生成し、このシググネチャーを期
待値シグネチャーと比較することにより前記ＲＡＭの良
否を判定するＲＡＭのセルフテスト回路において、（ｍ
＋ｌ）ビットのアドレスパターンを供給する第１のＬＦ
ＳＲと、（ｎ−ｌ）ビットのデータパターンを供給する
第２のＬＦＳＲ（ｌは正の整数）とを用意し、前記第１
のＬＦＳＲのｍビットを前記ＲＡＭのアドレス入力端子
に、前記第２のＬＦＳＲの（ｎ−ｌ）ビットと前記第１
のＬＦＳＲのｌビットとを前記ＲＡＭのデータ入力端子
にそれぞれ接続するようにしたものである。
【０００７】
【作用】本発明はアドレスパターン生成用のＬＦＳＲの
ビット長を、テスト対象ＲＡＭのアドレス入力端子のビ
ット長よりも長く構成し、余ったビットをＲＡＭのデー
タ入力端子に接続するようにしている。したがってアド
レスパターン生成用のＬＦＳＲに於いてオール０のパタ
ーンが発生でき、その結果アドレス０のＲＡＭの内容も
テストできる。
ビット長を、テスト対象ＲＡＭのアドレス入力端子のビ
ット長よりも長く構成し、余ったビットをＲＡＭのデー
タ入力端子に接続するようにしている。したがってアド
レスパターン生成用のＬＦＳＲに於いてオール０のパタ
ーンが発生でき、その結果アドレス０のＲＡＭの内容も
テストできる。
【０００８】
【実施例】図１は本発明の一実施例にかかるＲＡＭのセ
ルフテスト回路のブロック構成図を示したものである。
本発明ではアドレス生成用ＬＦＳＲ２０とデータ生成用
ＬＦＳＲ３０のビット長をそれぞれ以下の様に構成す
る。
ルフテスト回路のブロック構成図を示したものである。
本発明ではアドレス生成用ＬＦＳＲ２０とデータ生成用
ＬＦＳＲ３０のビット長をそれぞれ以下の様に構成す
る。
【０００９】まず、アドレス生成用ＬＦＳＲ２０のビッ
ト長はテスト対象ＲＡＭ１のアドレス入力端子のビット
数ｍより長い（ｍ＋ｌ）ビット（ｌは正の整数）として
構成する。そしてその内のｍビットをＲＡＭ１のアドレ
ス接続端子に接続し、残りのｌビットをＲＡＭ１のｎ本
の入力端子のうちｌ本に接続する。
ト長はテスト対象ＲＡＭ１のアドレス入力端子のビット
数ｍより長い（ｍ＋ｌ）ビット（ｌは正の整数）として
構成する。そしてその内のｍビットをＲＡＭ１のアドレ
ス接続端子に接続し、残りのｌビットをＲＡＭ１のｎ本
の入力端子のうちｌ本に接続する。
【００１０】次にデータ生成用ＬＦＳＲ３０のビット長
はＲＡＭ１のデータ入力端子のビット数ｎよりも短い
（ｎ−ｌ）ビットとして構成する。そしてデータ入力端
子の（ｎ−ｌ）本の端子にこれを接続する。すなわち図
１に示す実施例ではアドレス生成用ＬＦＳＲ２０の上位
ビットをｌだけ余らせてＲＡＭ１のデータ接続端子に接
続し、残ったデータ入力端子に（ｎ−ｌ）ビット長のデ
ータ生成用ＬＦＳＲ３０からデータ入力パターンを入力
するように構成する。
はＲＡＭ１のデータ入力端子のビット数ｎよりも短い
（ｎ−ｌ）ビットとして構成する。そしてデータ入力端
子の（ｎ−ｌ）本の端子にこれを接続する。すなわち図
１に示す実施例ではアドレス生成用ＬＦＳＲ２０の上位
ビットをｌだけ余らせてＲＡＭ１のデータ接続端子に接
続し、残ったデータ入力端子に（ｎ−ｌ）ビット長のデ
ータ生成用ＬＦＳＲ３０からデータ入力パターンを入力
するように構成する。
【００１１】図３はアドレス生成用ＬＦＳＲ２０の回路
構成の一例を示したブロック回路図である。ここではｍ
＋ｌ＝５ビットの場合の例を示している。５ビット長の
ＬＦＳＲの場合、図に示すように５個のフリップフロッ
プ３２〜３６と１個のエクスクーシブオアゲート３１と
で構成する。フィードバックループを接続する位置は符
号論理により求まる原始多項式に基づいて決まり、適切
な接続を行えばオール０を除いた２5 −１種類のパター
ンを、クロックを印加するたびに疑似乱数的に順次発生
することができる。
構成の一例を示したブロック回路図である。ここではｍ
＋ｌ＝５ビットの場合の例を示している。５ビット長の
ＬＦＳＲの場合、図に示すように５個のフリップフロッ
プ３２〜３６と１個のエクスクーシブオアゲート３１と
で構成する。フィードバックループを接続する位置は符
号論理により求まる原始多項式に基づいて決まり、適切
な接続を行えばオール０を除いた２5 −１種類のパター
ンを、クロックを印加するたびに疑似乱数的に順次発生
することができる。
【００１２】図３に示す実施例ではフリップフロップ３
２〜３６を縦続接続し、エクスルシブオアゲート３１の
一方の入力端子をフリップフロップ３４のＱ端子に他方
の入力端子をフリップフロップ３６のＱ端子に接続す
る。そして、エクスクルーシブオアゲート３１の出力端
子をフリップフロップ３２のデータ入力端子に入力する
ことによりパターン出力をフリップフロップ３２〜３６
のＱ出力端子から得るように構成している。これにより
図示しないテスト制御回路からのクロック信号がクロッ
ク入力端子に入力されるたびにフリップフロップ３２〜
３６のＱ端子より３１種類のパターンが出力される。
２〜３６を縦続接続し、エクスルシブオアゲート３１の
一方の入力端子をフリップフロップ３４のＱ端子に他方
の入力端子をフリップフロップ３６のＱ端子に接続す
る。そして、エクスクルーシブオアゲート３１の出力端
子をフリップフロップ３２のデータ入力端子に入力する
ことによりパターン出力をフリップフロップ３２〜３６
のＱ出力端子から得るように構成している。これにより
図示しないテスト制御回路からのクロック信号がクロッ
ク入力端子に入力されるたびにフリップフロップ３２〜
３６のＱ端子より３１種類のパターンが出力される。
【００１３】この構成によればアドレスパターン生成用
ＬＦＳＲは相変わらずオール０のパターンを発生できな
いもののテスト対象ＲＡＭのアドレスにはオール０のパ
ターンを印加する事ができる。すなわち、一例として、
ｌ＝１，ｍ＝４の場合で考えると、アドレス生成用ＬＦ
ＳＲ２０はオール０パターン０００００を発生できない
もののパターン１００００は発生する事ができるためこ
の時の下位４ビットのパターン００００がＲＡＭ１のア
ドレスに印加できることになるからである。なお、上述
した実施例ではアドレス生成用ＬＦＳＲ２０の上位ビッ
トを余らせてこれをＲＡＭ１のデータ入力端子に接続し
た場合について説明したが、データ入力端子に接続する
ビットは上位側のビットに限定する必要はなく、下位側
ビットでも中間ビットでも何等問題はない。
ＬＦＳＲは相変わらずオール０のパターンを発生できな
いもののテスト対象ＲＡＭのアドレスにはオール０のパ
ターンを印加する事ができる。すなわち、一例として、
ｌ＝１，ｍ＝４の場合で考えると、アドレス生成用ＬＦ
ＳＲ２０はオール０パターン０００００を発生できない
もののパターン１００００は発生する事ができるためこ
の時の下位４ビットのパターン００００がＲＡＭ１のア
ドレスに印加できることになるからである。なお、上述
した実施例ではアドレス生成用ＬＦＳＲ２０の上位ビッ
トを余らせてこれをＲＡＭ１のデータ入力端子に接続し
た場合について説明したが、データ入力端子に接続する
ビットは上位側のビットに限定する必要はなく、下位側
ビットでも中間ビットでも何等問題はない。
【００１４】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明ではアドレスパターン生成器のビット長を
テスト対象ＲＡＭの入力ビット長よりも長く構成し、余
ったビットをＲＡＭのデータ入力端子に接続するように
したため、オール０のパターンをアドレス入力として構
成することができる。したがってアドレス０のＲＡＭの
内容もテストできるようになる。更にデータパターン生
成器のビット長もテスト対象ＲＡＭのデータ入力端子の
ビット長よりも短い構成で実現できるという利点もあ
る。
うに、本発明ではアドレスパターン生成器のビット長を
テスト対象ＲＡＭの入力ビット長よりも長く構成し、余
ったビットをＲＡＭのデータ入力端子に接続するように
したため、オール０のパターンをアドレス入力として構
成することができる。したがってアドレス０のＲＡＭの
内容もテストできるようになる。更にデータパターン生
成器のビット長もテスト対象ＲＡＭのデータ入力端子の
ビット長よりも短い構成で実現できるという利点もあ
る。
【図１】本発明の一実施例のブロック回路図
【図２】従来のセルフテスト回路のブロック回路図
【図３】ＬＦＳＲの構成例を示すブロック回路図
１ ＲＡＭ ４ データ圧縮用ＬＦＳＲ ２０ アドレス生成用ＬＦＳＲ ３０ データ生成用ＬＦＳＲ ３１ エクスクルーシブオアゲート ３２〜３６ フリップフロップ
Claims (1)
- 【請求項１】 クロック信号に応答して、アドレス生成
用のシフトレジスタ及びデータ生成用のシフトレジスタ
からそれぞれｍビット及びｎビット（ｍ，ｎはそれぞれ
正の整数）のアドレスパターン及びデータパターンをＲ
ＡＭに供給し、前記ＲＡＭからの出力データを予め求め
ておいた期待値と比較することにより前記ＲＡＭの良否
を判定するＲＡＭのセルフテスト回路において、 （ｍ＋ｌ）ビットのアドレスパターンを供給する第１の
シフトレジスタと、 （ｎ−ｌ）ビットのデータパターンを供給する第２のシ
フトレジスタ（ｌは正の整数）とを具備し、 前記第１のシフトレジスタのｍビットを前記ＲＡＭのア
ドレス入力端子に、前記第２のシフトレジスタの（ｎ−
ｌ）ビットと前記第１のシフトレジスタのｌビットとを
前記ＲＡＭのデータ入力端子にそれぞれ接続する事を特
徴とするＲＡＭのセルフテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221010A JPH0773695A (ja) | 1993-09-06 | 1993-09-06 | Ｒａｍのセルフテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221010A JPH0773695A (ja) | 1993-09-06 | 1993-09-06 | Ｒａｍのセルフテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773695A true JPH0773695A (ja) | 1995-03-17 |
Family
ID=16760068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221010A Pending JPH0773695A (ja) | 1993-09-06 | 1993-09-06 | Ｒａｍのセルフテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773695A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100722524B1 (ko) * | 2005-08-08 | 2007-05-28 | 연세대학교 산학협력단 | 결정적 ｂｉｓｔ에 있어서의 효율적인 리씨딩 장치 |
| US7930539B2 (en) | 2004-08-03 | 2011-04-19 | Hewlett-Packard Development Company, L.P. | Computer system resource access control |
| US8868992B2 (en) | 2009-12-31 | 2014-10-21 | Intel Corporation | Robust memory link testing using memory controller |
-
1993
- 1993-09-06 JP JP5221010A patent/JPH0773695A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7930539B2 (en) | 2004-08-03 | 2011-04-19 | Hewlett-Packard Development Company, L.P. | Computer system resource access control |
| KR100722524B1 (ko) * | 2005-08-08 | 2007-05-28 | 연세대학교 산학협력단 | 결정적 ｂｉｓｔ에 있어서의 효율적인 리씨딩 장치 |
| US8868992B2 (en) | 2009-12-31 | 2014-10-21 | Intel Corporation | Robust memory link testing using memory controller |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03214809A (ja) | リニアフィードバック・シフトレジスタ | |
| JPS63153483A (ja) | 半導体集積回路 | |
| JPH0770573B2 (ja) | 半導体集積回路装置 | |
| JPH10307173A (ja) | 電子回路あるいはボード用テスタ及び電子デバイスの試験方法 | |
| JPS6232511B2 (ja) | ||
| US6401226B1 (en) | Electronic system with self-test function and simulation circuit for electronic system | |
| JPH0773695A (ja) | Ｒａｍのセルフテスト回路 | |
| KR940011036B1 (ko) | 시프트 레지스터 | |
| JP3179646B2 (ja) | 共有型試験レジスタおよびこれを用いた組み込み自己試験回路 | |
| JP2561032B2 (ja) | 半導体集積回路のテスト方式 | |
| JP2001305197A (ja) | 半導体集積回路試験におけるパルス幅タイミング誤差補正のための較正方法および装置 | |
| US5574732A (en) | Test pattern generator | |
| JP3022017B2 (ja) | 集積回路 | |
| JP2860112B2 (ja) | 集積回路のテストデータ送信装置及び送信方法並びに集積回路のデバイステスト回路 | |
| KR20000023351A (ko) | 복수의 클록신호를 이용한 난수발생방법 및 장치 | |
| US7240260B2 (en) | Stimulus generation | |
| KR100267782B1 (ko) | 타이밍체크가 가능한 칩(chip) | |
| JPH11344535A (ja) | 半導体集積回路装置 | |
| JP2004309174A (ja) | スキャンテストパタン入力方法および半導体集積回路 | |
| JPH0798995A (ja) | リニアフィードバックシフトレジスタ | |
| JP2001174515A (ja) | 自己診断型論理集積回路の診断方法及び自己診断型論理集積回路 | |
| JPH055773A (ja) | 論理ｉｃのテスト回路 | |
| US20060116834A1 (en) | Test method and test apparatus for digital-analog converter | |
| JPH01221686A (ja) | 半導体集積回路 | |
| JP2004053261A (ja) | 半導体集積回路のテスト回路 |