JPH055773A - 論理ｉｃのテスト回路 - Google Patents
論理ｉｃのテスト回路Info
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- JPH055773A JPH055773A JP3006143A JP614391A JPH055773A JP H055773 A JPH055773 A JP H055773A JP 3006143 A JP3006143 A JP 3006143A JP 614391 A JP614391 A JP 614391A JP H055773 A JPH055773 A JP H055773A
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- test
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- data
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- 238000010586 diagram Methods 0.000 description 8
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101100281675 Gibberella fujikuroi (strain CBS 195.34 / IMI 58289 / NRRL A-6831) fsr4 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 238000013144 data compression Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【構成】データセレクタ１２のテスト側入力端子Ａには
ＬＦＳＲ４の出力信号の１つが入力され、データセレク
タ１３のテスト側入力端子ＡにはＬＦＳＲ４の全出力信
号がそれぞれ入力される。一方被テストＲＡＭ１の出力
側のデータセレクタ３のＡ入力にはＲＡＭ１の出力信号
ＳＲが入力され、Ｂ入力端はＧＮＤに接続されている。
データセレクタ３の出力端はＥＸＯＲ１４の一方の入力
に接続され、ＥＸＯＲ１４の他方の入力端はＬＦＳＲ２
０の最終段出力に接続されている。 【効果】このため入力データの生成が不要となり、出力
データも例えば従来の１０２４ｂｉｔが１０ｂｉｔと少
くなり、テスト用データの作成が容易である。さらにテ
スト用クロックを高速にでき実時間のテストが容易とな
る。
ＬＦＳＲ４の出力信号の１つが入力され、データセレク
タ１３のテスト側入力端子ＡにはＬＦＳＲ４の全出力信
号がそれぞれ入力される。一方被テストＲＡＭ１の出力
側のデータセレクタ３のＡ入力にはＲＡＭ１の出力信号
ＳＲが入力され、Ｂ入力端はＧＮＤに接続されている。
データセレクタ３の出力端はＥＸＯＲ１４の一方の入力
に接続され、ＥＸＯＲ１４の他方の入力端はＬＦＳＲ２
０の最終段出力に接続されている。 【効果】このため入力データの生成が不要となり、出力
データも例えば従来の１０２４ｂｉｔが１０ｂｉｔと少
くなり、テスト用データの作成が容易である。さらにテ
スト用クロックを高速にでき実時間のテストが容易とな
る。
Description
【０００１】
【産業上の利用分野】本発明は論理ＩＣのテスト回路に
関し、特にＩＣ内部の機能回路のテスト回路に関する。
関し、特にＩＣ内部の機能回路のテスト回路に関する。
【０００２】
【従来の技術】従来この種のテスト回路は、図４に示す
ようにテスト端子９とデータセレクタ３，データセレク
タ１２及びデータセレクタ１３を有している。データセ
レクタ３，１２及び１３はテスト端子９からの入力信号
Ｓ９によって、出力データがＡかＢかを選択する。この
例の場合は、テスト端子９の入力が“０”のときＡ、
“１”のときＢを選択する。
ようにテスト端子９とデータセレクタ３，データセレク
タ１２及びデータセレクタ１３を有している。データセ
レクタ３，１２及び１３はテスト端子９からの入力信号
Ｓ９によって、出力データがＡかＢかを選択する。この
例の場合は、テスト端子９の入力が“０”のときＡ、
“１”のときＢを選択する。
【０００３】テスト時はテスト端子９の入力を“０”と
して、テストデータ入力端子１０からＳＤを入力しテス
ト用アドレス入力端子１８からアドレスＳＡを入力し、
テスト用出力端子５からの出力信号ＳＯをテストしてい
た。または図５に示すように、内部のテスト用アドレス
ジェネレータ１９によってアドレスを発生させていた。
ここでは被テストＲＡＭ１の機能がテストされている。
して、テストデータ入力端子１０からＳＤを入力しテス
ト用アドレス入力端子１８からアドレスＳＡを入力し、
テスト用出力端子５からの出力信号ＳＯをテストしてい
た。または図５に示すように、内部のテスト用アドレス
ジェネレータ１９によってアドレスを発生させていた。
ここでは被テストＲＡＭ１の機能がテストされている。
【０００４】
【発明が解決しようとする課題】この従来の論理ＩＣの
テスト回路では、図４の場合にテスト用データ，テスト
用アドレスおよび出力信号の期待値を全て作成する必要
があるため、被テスト回路のＲＡＭの規模が大きい場合
は、データの作成に時間がかかった。
テスト回路では、図４の場合にテスト用データ，テスト
用アドレスおよび出力信号の期待値を全て作成する必要
があるため、被テスト回路のＲＡＭの規模が大きい場合
は、データの作成に時間がかかった。
【０００５】また、テスト用の入力信号，出力信号を外
部に入出力するため、入出力の遅延時間や端子間のタイ
ミングのずれが大きいという問題があった。従って被テ
スト回路に高速動作が要求される時は、実時間で動作す
ることの確認ができなくる場合が多かった。
部に入出力するため、入出力の遅延時間や端子間のタイ
ミングのずれが大きいという問題があった。従って被テ
スト回路に高速動作が要求される時は、実時間で動作す
ることの確認ができなくる場合が多かった。
【０００６】また図５の場合は、テスト用アドレスを入
力する必要はなくなるが、テスト用アドレスジェネレー
タ１９自体が正常に動作することを別にテストする必要
があり、被テスト回路の規模が大きくなった場合に、こ
のテスト用アドレスジェネレータ１９自体のテストが複
雑になるという問題があった。
力する必要はなくなるが、テスト用アドレスジェネレー
タ１９自体が正常に動作することを別にテストする必要
があり、被テスト回路の規模が大きくなった場合に、こ
のテスト用アドレスジェネレータ１９自体のテストが複
雑になるという問題があった。
【０００７】
【課題を解決するための手段】本発明の論理ＩＣのテス
ト回路は、ＩＣを構成する複数の論理機能回路のうちの
被テスト回路に、テスト設定信号によって制御される第
１のデータセレクタのテスト用データ入力端および第２
のデータセレクタのテスト用アドレス入力端をそれぞれ
介してテスト用データとテスト用アドレスを入力し、前
記被テスト回路の出力信号をデータ出力選択信号で制御
される第３のデータセレクタの一端に入力し、テスト用
出力端子からテスト出力信号を出力する論理ＩＣのテス
ト回路において、前記テスト用データ入力端は、データ
反転信号を入力する第１の排他的論理和を介して、テス
ト用クロックを入力して前記テスト用入力データを出力
する第１の線形帰還シフトレジスタの出力の一端に接続
し、前記テスト用アドレス入力端は、前記第１の線形帰
還シフトレジスタの出力の残りの複数端にそれぞれ接続
し、前記第３のデータセレクタの出力端は第２の排他的
論理和の一方の入力端を介して第２の線形帰還シフトレ
ジスタの入力端に接続し、該第２の線形帰還シフトレジ
スタの出力するテスト出力信号はテスト出力端子に供給
されると共に前記第２の排他的論理和の他方の入力端に
期間入力して構成されている。
ト回路は、ＩＣを構成する複数の論理機能回路のうちの
被テスト回路に、テスト設定信号によって制御される第
１のデータセレクタのテスト用データ入力端および第２
のデータセレクタのテスト用アドレス入力端をそれぞれ
介してテスト用データとテスト用アドレスを入力し、前
記被テスト回路の出力信号をデータ出力選択信号で制御
される第３のデータセレクタの一端に入力し、テスト用
出力端子からテスト出力信号を出力する論理ＩＣのテス
ト回路において、前記テスト用データ入力端は、データ
反転信号を入力する第１の排他的論理和を介して、テス
ト用クロックを入力して前記テスト用入力データを出力
する第１の線形帰還シフトレジスタの出力の一端に接続
し、前記テスト用アドレス入力端は、前記第１の線形帰
還シフトレジスタの出力の残りの複数端にそれぞれ接続
し、前記第３のデータセレクタの出力端は第２の排他的
論理和の一方の入力端を介して第２の線形帰還シフトレ
ジスタの入力端に接続し、該第２の線形帰還シフトレジ
スタの出力するテスト出力信号はテスト出力端子に供給
されると共に前記第２の排他的論理和の他方の入力端に
期間入力して構成されている。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のブロック図である。
データセレクタ１２のテスト側入力端子Ａには線形帰還
シフトレジスタ（以下ＬＦＳＲ）４の出力の１本が入力
され、データセレクタ１３のテスト側入力端子ＡにはＬ
ＦＳＲ４の全出力信号がそれぞれ入力される。一方被テ
ストＲＡＭ１の出力側のデータセレクタ３のＡ入力には
ＲＡＭ１の出力信号ＳＲが入力され、Ｂ入力端はＧＮＤ
に接続されている。データセレクタ３の出力端はＥＸＯ
Ｒ１４の１方の入力に接続され、ＥＸＯＲ１４の他方の
入力端はＬＦＳＲ２０の最終段出力に接続されている。
る。図１は本発明の第１の実施例のブロック図である。
データセレクタ１２のテスト側入力端子Ａには線形帰還
シフトレジスタ（以下ＬＦＳＲ）４の出力の１本が入力
され、データセレクタ１３のテスト側入力端子ＡにはＬ
ＦＳＲ４の全出力信号がそれぞれ入力される。一方被テ
ストＲＡＭ１の出力側のデータセレクタ３のＡ入力には
ＲＡＭ１の出力信号ＳＲが入力され、Ｂ入力端はＧＮＤ
に接続されている。データセレクタ３の出力端はＥＸＯ
Ｒ１４の１方の入力に接続され、ＥＸＯＲ１４の他方の
入力端はＬＦＳＲ２０の最終段出力に接続されている。
【０００９】次に二つのＬＦＳＲ４，２０の動作を説明
する。図２はＬＦＳＲ４を３ｂｉｔで構成したときの例
である。このＬＦＳＲはＧ（ｘ）は符号論理で生成多項
式と呼ばれるｘの３乗と（ｘ＋１）の和で表わされる規
則に従って動作する。この意味は最終段の出力ｘの３乗
が初段の入力のｘの０乗と２段目の入力ｘの１乗に加算
（ＥＸＯＲ）されるということである。
する。図２はＬＦＳＲ４を３ｂｉｔで構成したときの例
である。このＬＦＳＲはＧ（ｘ）は符号論理で生成多項
式と呼ばれるｘの３乗と（ｘ＋１）の和で表わされる規
則に従って動作する。この意味は最終段の出力ｘの３乗
が初段の入力のｘの０乗と２段目の入力ｘの１乗に加算
（ＥＸＯＲ）されるということである。
【００１０】この規則に従って回路を構成し、３個のＤ
−ＦＦ１５の初期値を“０”以外の値に設定した後にテ
スト用クロック入力端子８からクロックを入力すると図
２（ｂ）のようにｘの１乗，２乗，３乗の値が変化し
て、時刻７で時刻０と同じ値に戻り、以後はこれを繰り
返す。１周期のうちにｘの１乗，２乗，３乗は３ｂｉｔ
で表わされる値のうち、０以外の全ての値を各１回だけ
とる。
−ＦＦ１５の初期値を“０”以外の値に設定した後にテ
スト用クロック入力端子８からクロックを入力すると図
２（ｂ）のようにｘの１乗，２乗，３乗の値が変化し
て、時刻７で時刻０と同じ値に戻り、以後はこれを繰り
返す。１周期のうちにｘの１乗，２乗，３乗は３ｂｉｔ
で表わされる値のうち、０以外の全ての値を各１回だけ
とる。
【００１１】この規則は、Ｇ（ｘ）の次数が大きくなっ
ても同様に守られるので、例えばＧ（ｘ）がｘの１０乗
と３乗と１乗の和の場合は２の１０乗の１０２４クロッ
クで１周期になる。
ても同様に守られるので、例えばＧ（ｘ）がｘの１０乗
と３乗と１乗の和の場合は２の１０乗の１０２４クロッ
クで１周期になる。
【００１２】次にＬＦＳＲ２０によるデータの圧縮につ
いて説明する。Ｇ（ｘ）がｘの３乗，１乗と０乗の和に
よるＬＦＳＲ４で生成されるデータ系列のうち、最終段
の出力である“ｘの３乗”に注目してこのデータ系列を
時刻０から順に並べるとＶ０＝（００１０１１１）が得
られる。このｖ０を図３（ａ）に示されるＬＦＳＲに入
力すると、３個のＤ−ＦＦ１５の初期値を０とした場合
図３（ｂ）に示す様に動作し、全データを入力し終った
時刻でｘの１乗，２乗，３乗の値は、図２（ｂ）の時刻
０ときの初期値と同じ（１００）になる。
いて説明する。Ｇ（ｘ）がｘの３乗，１乗と０乗の和に
よるＬＦＳＲ４で生成されるデータ系列のうち、最終段
の出力である“ｘの３乗”に注目してこのデータ系列を
時刻０から順に並べるとＶ０＝（００１０１１１）が得
られる。このｖ０を図３（ａ）に示されるＬＦＳＲに入
力すると、３個のＤ−ＦＦ１５の初期値を０とした場合
図３（ｂ）に示す様に動作し、全データを入力し終った
時刻でｘの１乗，２乗，３乗の値は、図２（ｂ）の時刻
０ときの初期値と同じ（１００）になる。
【００１３】次に、入力データとして時刻１からはじめ
て時刻７で終る系列ｖ１＝（０１０１１１０）を入力す
ると、図３（ｃ）に示すように最終値が（０１０）とな
り、図２（ｂ）の時刻１のときのｘの１乗，２乗，３乗
の値と同じになる。同様にして、時刻２〜６のどこから
はじめた系列を入力しても、図３（ａ）のｘの１乗，２
乗，３乗の最終値は図２（ａ）のｘの１乗，２乗，３乗
の初期値と１対１で対応する。
て時刻７で終る系列ｖ１＝（０１０１１１０）を入力す
ると、図３（ｃ）に示すように最終値が（０１０）とな
り、図２（ｂ）の時刻１のときのｘの１乗，２乗，３乗
の値と同じになる。同様にして、時刻２〜６のどこから
はじめた系列を入力しても、図３（ａ）のｘの１乗，２
乗，３乗の最終値は図２（ａ）のｘの１乗，２乗，３乗
の初期値と１対１で対応する。
【００１４】以上述べたＬＦＳＲの特性により図１の実
施例では、被テストＲＡＭ１の容量に相当するテスト用
アドレスとデータをＬＦＳＲ４によって発生させ、ＲＡ
Ｍ１の出力信号をＬＦＳＲ２０によって圧縮することが
できる。
施例では、被テストＲＡＭ１の容量に相当するテスト用
アドレスとデータをＬＦＳＲ４によって発生させ、ＲＡ
Ｍ１の出力信号をＬＦＳＲ２０によって圧縮することが
できる。
【００１５】その後データ出力選択端子６によってＥＸ
ＯＲ１４の１方の入力を０としてさらにテスト用クロッ
クを入力して、圧縮されたデータをテスト用出力端子５
から出力し、このデータがＬＦＳＲ４の初期値と一致し
ていればＲＡＭ１の動作が正常と判定できる。
ＯＲ１４の１方の入力を０としてさらにテスト用クロッ
クを入力して、圧縮されたデータをテスト用出力端子５
から出力し、このデータがＬＦＳＲ４の初期値と一致し
ていればＲＡＭ１の動作が正常と判定できる。
【００１６】またテスト回路自体のテストのためにはＬ
ＦＳＲ４とＬＦＳＲ２０を直結すれば同様にしてテスト
が可能である。さらに、ＲＡＭに“１”，“０”反転し
たデータを書き込むためには、データ反転信号入力端子
２１に“１”を入力すればよい。
ＦＳＲ４とＬＦＳＲ２０を直結すれば同様にしてテスト
が可能である。さらに、ＲＡＭに“１”，“０”反転し
たデータを書き込むためには、データ反転信号入力端子
２１に“１”を入力すればよい。
【００１７】
【発明の効果】以上説明したように本発明は、ＬＦＳＲ
とＬＦＳＲを使用することによって入力データの生成が
不要となり、出力データも従来が１０２４ｂｉｔであれ
ば１０ｂｉｔと比較的少ないため、テスト用データの作
成が容易になる。
とＬＦＳＲを使用することによって入力データの生成が
不要となり、出力データも従来が１０２４ｂｉｔであれ
ば１０ｂｉｔと比較的少ないため、テスト用データの作
成が容易になる。
【００１８】さらに、実時間でのテストを行う際には、
テスト用クロックのみを高速で入力して最終的な結果を
低速で出力すれば良いので実時間のテストが容易にな
る。またテスト回路自体のテストもＬＦＳＲ４とＬＦＳ
Ｒ２０を直結すれば両方のＬＦＳＲが正常に動作してい
るかが容易に調べられる。
テスト用クロックのみを高速で入力して最終的な結果を
低速で出力すれば良いので実時間のテストが容易にな
る。またテスト回路自体のテストもＬＦＳＲ４とＬＦＳ
Ｒ２０を直結すれば両方のＬＦＳＲが正常に動作してい
るかが容易に調べられる。
【図１】本発明の一実施例のブロック図である。
【図２】（ａ）は図１のＬＦＳＲ４の原理図、（ｂ）は
その動作図である。
その動作図である。
【図３】（ａ）は図１のＬＦＳＲ２０の原理図、（ｂ）
はその動作図である。
はその動作図である。
【図４】従来の論理ＩＣのテスト回路の一例のブロック
図である。
図である。
【図５】従来の論理ＩＣのテスト回路の他の例のブロッ
ク図である。
ク図である。
１ 被試験ＲＡＭ ２ ＲＡＭデータ出力端子 ３ データセレクタ ４ ＬＦＳＲ ５ テスト用出力端子 ６ データ出力選択端子 ７ アドレス入力端子 ８ テスト用クロック入力端子 ９ テスト端子 １０ データ入力端子 １２ データセレクタ １３ データセレクタ １４ ＥＸＯＲ １５ Ｄ−ＦＦ １６ データ系列入力端子 １７ テスト用データ入力端子 １８ テスト用アドレス入力端子 １９ テスト用アドレスジェネレータ ２０ ＬＦＳＲ ２１ データ反転信号入力端子 ２２，２３ ＥＸＯＲ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/22 ３３０ Ｂ 9072−5Ｂ 6912−2Ｇ Ｇ０１Ｒ 31/28 Ｐ
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＩＣを構成する複数の論理機能回路のう
ちの被テスト回路に、テスト設定信号によって制御され
る第１のデータセレクタのテスト用データ入力端および
第２のデータセレクタのテスト用アドレス入力端をそれ
ぞれ介してテスト用データとテスト用アドレスを入力
し、前記被テスト回路の出力信号をデータ出力選択信号
で制御される第３のデータセレクタの一端に入力し、テ
スト用出力端子からテスト出力信号を出力する論理ＩＣ
のテスト回路において、前記テスト用データ入力端は、
データ反転信号を入力する第１の排他的論理和を介し
て、テスト用クロックを入力して前記テスト用入力デー
タを出力する第１の線形帰還シフトレジスタの出力の一
端に接続し、前記テスト用アドレス入力端は、前記第１
の線形帰還シフトレジスタの出力の残りの複数端にそれ
ぞれ接続し、前記第３のデータセレクタの出力端は第２
の排他的論理和の一方の入力端を介して第２の線形帰還
シフトレジスタの入力端に接続し、該第２の線形帰還シ
フトレジスタの出力するテスト出力信号はテスト出力端
子に供給されると共に前記第２の排他的論理和の他方の
入力端に期間入力されることを特徴とする論理ＩＣのテ
スト回路。 【請求項２】 前記第１および第２の排他的論理和を直
結してテスト回路の機能をテストすることを特徴とする
請求項１記載の論理ＩＣのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006143A JPH055773A (ja) | 1991-01-23 | 1991-01-23 | 論理ｉｃのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006143A JPH055773A (ja) | 1991-01-23 | 1991-01-23 | 論理ｉｃのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH055773A true JPH055773A (ja) | 1993-01-14 |
Family
ID=11630296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006143A Pending JPH055773A (ja) | 1991-01-23 | 1991-01-23 | 論理ｉｃのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH055773A (ja) |
-
1991
- 1991-01-23 JP JP3006143A patent/JPH055773A/ja active Pending
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