JPH077408A - 論理増幅器 - Google Patents
論理増幅器Info
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- JPH077408A JPH077408A JP6001447A JP144794A JPH077408A JP H077408 A JPH077408 A JP H077408A JP 6001447 A JP6001447 A JP 6001447A JP 144794 A JP144794 A JP 144794A JP H077408 A JPH077408 A JP H077408A
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- 230000007704 transition Effects 0.000 claims abstract description 22
- 229910044991 metal oxide Inorganic materials 0.000 claims description 12
- 150000004706 metal oxides Chemical class 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 12
- 230000005669 field effect Effects 0.000 claims description 11
- 230000003321 amplification Effects 0.000 claims 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 14
- 230000003111 delayed effect Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
-
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
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- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
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Abstract
(57)【要約】
【構成】 入力信号コンバータ(106)と差動論理増幅器
(102)を備え、これらが共同して非差動入力論理信号(VI
N)を受け取り差動出力論理信号(VD)に変換する、低ノイ
ズ論理増幅器(100)である。入力信号コンバータは非差
動論理信号を受け取り、差動論理増幅器用の差動入力論
理信号(V1, V2)に変換する。差動論理増幅器はバイアス
電流用の２つの出力信号電流経路を有する。入力信号コ
ンバータは２つの差動論理位相の間に遅延を伴って差動
入力論理信号を給電し、差動論理増幅器の２つの出力信
号電流経路の少なくとも１つでバイアス電流を継続的に
導通させる。 【効果】 差動出力論理信号の発生時に、差動入力論理
信号が高から低又は低から高の何れの論理遷移を受ける
かとは無関係に、差動論理増幅器のバイアス電流は中断
なしに継続的に流れ、バイアス電流の急激な変化からの
ノイズスパイクの発生を最小にする。
(102)を備え、これらが共同して非差動入力論理信号(VI
N)を受け取り差動出力論理信号(VD)に変換する、低ノイ
ズ論理増幅器(100)である。入力信号コンバータは非差
動論理信号を受け取り、差動論理増幅器用の差動入力論
理信号(V1, V2)に変換する。差動論理増幅器はバイアス
電流用の２つの出力信号電流経路を有する。入力信号コ
ンバータは２つの差動論理位相の間に遅延を伴って差動
入力論理信号を給電し、差動論理増幅器の２つの出力信
号電流経路の少なくとも１つでバイアス電流を継続的に
導通させる。 【効果】 差動出力論理信号の発生時に、差動入力論理
信号が高から低又は低から高の何れの論理遷移を受ける
かとは無関係に、差動論理増幅器のバイアス電流は中断
なしに継続的に流れ、バイアス電流の急激な変化からの
ノイズスパイクの発生を最小にする。
Description
【０００１】
【産業上の利用分野】本発明は論理増幅器に関し、より
詳しくは、非差動論理信号を受け取って差動論理信号に
変換する論理増幅器に関する。
詳しくは、非差動論理信号を受け取って差動論理信号に
変換する論理増幅器に関する。
【０００２】
【従来の技術】異なる形式のデジタル論理ファミリ及び
信号の数が増大するにつれて、１つの形式の論理信号を
別のものに変換するための論理増幅器、即ちトランスレ
ータに対する必要性も増大してきた。このような回路の
良い例は、相補形金属酸化物半導体（ＣＭＯＳ）技術に
適合したものの如き非差動論理信号を受け取り、それを
エミッタ結合論理（ＥＣＬ）の如き電流モード論理（Ｃ
ＭＬ）に適合した差動論理信号へと変換する論理増幅器
である。このような回路はＣＭＯＳ信号（電源電圧VDD
と接地電位GNDの間に信号振幅の振れを有する）を受け
取り、ＥＣＬ又はＣＭＬ信号（それぞれ800ミリボルト
（mV）又は400mVの信号振幅の振れを有する）へと変換
しなければならない。
信号の数が増大するにつれて、１つの形式の論理信号を
別のものに変換するための論理増幅器、即ちトランスレ
ータに対する必要性も増大してきた。このような回路の
良い例は、相補形金属酸化物半導体（ＣＭＯＳ）技術に
適合したものの如き非差動論理信号を受け取り、それを
エミッタ結合論理（ＥＣＬ）の如き電流モード論理（Ｃ
ＭＬ）に適合した差動論理信号へと変換する論理増幅器
である。このような回路はＣＭＯＳ信号（電源電圧VDD
と接地電位GNDの間に信号振幅の振れを有する）を受け
取り、ＥＣＬ又はＣＭＬ信号（それぞれ800ミリボルト
（mV）又は400mVの信号振幅の振れを有する）へと変換
しなければならない。
【０００３】図１を参照すると、この機能を実行するた
めの従来の論理増幅器10が示されている。この増幅器10
は、正の電源VDDと回路基準、即ち接地GNDとの間でバイ
アスされており、入力増幅器12と、電流源14と、バイア
ス回路16と、出力増幅器18とを含んでいる。図示のよう
に、入力増幅器12は、ソース結合された２つの金属酸化
物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）M1及び
M2からなり、これらのトランジスタのドレーン端子は抵
抗R1及びR2のそれぞれによってVDDへと結ばれている。
電流源14は、定バイアス電圧VBによりバイアスされたＮ
ＰＮバイポーラ接合トランジスタ（ＢＪＴ）Q1及び抵抗
R3とからなり、入力増幅器12のバイアス電流を供給す
る。（定バイアス電圧VBは一般に、主電源VDDにより給
電された「バンドギャップ」回路（図示せず）と呼ばれ
る基準電圧発生回路によりもたらされる。）バイアス回
路16は、分圧抵抗R6及びR7により、定バイアス電圧VAを
生成する。（このバイアス電圧VAは一般にVDD／２、例
えばVDD＝５ボルトの場合には2.5ボルトに固定され
る。）出力増幅器18はトランジスタ対Q4／Q2及びQ5／Q3
からなり、これらは各々トーテムポール形に結合されて
おり（抵抗R4及びR5のそれぞれと共に）、定バイアス電
圧VDによりバイアスされている。この増幅器10の回路パ
ラメータ及び素子の値を以下の表１に概説する。
めの従来の論理増幅器10が示されている。この増幅器10
は、正の電源VDDと回路基準、即ち接地GNDとの間でバイ
アスされており、入力増幅器12と、電流源14と、バイア
ス回路16と、出力増幅器18とを含んでいる。図示のよう
に、入力増幅器12は、ソース結合された２つの金属酸化
物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）M1及び
M2からなり、これらのトランジスタのドレーン端子は抵
抗R1及びR2のそれぞれによってVDDへと結ばれている。
電流源14は、定バイアス電圧VBによりバイアスされたＮ
ＰＮバイポーラ接合トランジスタ（ＢＪＴ）Q1及び抵抗
R3とからなり、入力増幅器12のバイアス電流を供給す
る。（定バイアス電圧VBは一般に、主電源VDDにより給
電された「バンドギャップ」回路（図示せず）と呼ばれ
る基準電圧発生回路によりもたらされる。）バイアス回
路16は、分圧抵抗R6及びR7により、定バイアス電圧VAを
生成する。（このバイアス電圧VAは一般にVDD／２、例
えばVDD＝５ボルトの場合には2.5ボルトに固定され
る。）出力増幅器18はトランジスタ対Q4／Q2及びQ5／Q3
からなり、これらは各々トーテムポール形に結合されて
おり（抵抗R4及びR5のそれぞれと共に）、定バイアス電
圧VDによりバイアスされている。この増幅器10の回路パ
ラメータ及び素子の値を以下の表１に概説する。
【０００４】
【表１】
【０００５】ＭＯＳＦＥＴ M1は単終段の、即ち非差動
ＣＭＯＳ適合入力信号VINを受け取り、これに対してＭ
ＯＳＦＥＴ M2は、抵抗R6及びR7からなる分圧バイアス
回路16により確立された定バイアス電圧VAを受け取る。
これら２つの入力VIN及びVAの結果、差動出力電圧VDが
ＭＯＳＦＥＴ M1及びM2のドレーン端子の間に生ずる。
出力増幅器18はこの差動信号VDを受け取り、それを２つ
の非差動出力信号VOUT及びVOUT*へと変換する。これら
の出力信号は共同して、差動出力信号VOUT-VOUT*（ここ
で"X*"は信号"X"の反転相、即ち±180°（約）の信号を
示す）の２つの相を形成する。
ＣＭＯＳ適合入力信号VINを受け取り、これに対してＭ
ＯＳＦＥＴ M2は、抵抗R6及びR7からなる分圧バイアス
回路16により確立された定バイアス電圧VAを受け取る。
これら２つの入力VIN及びVAの結果、差動出力電圧VDが
ＭＯＳＦＥＴ M1及びM2のドレーン端子の間に生ずる。
出力増幅器18はこの差動信号VDを受け取り、それを２つ
の非差動出力信号VOUT及びVOUT*へと変換する。これら
の出力信号は共同して、差動出力信号VOUT-VOUT*（ここ
で"X*"は信号"X"の反転相、即ち±180°（約）の信号を
示す）の２つの相を形成する。
【０００６】図２を参照すると、代替的な増幅器20の回
路がやはり、上述したような入力増幅器12と、電流源14
と、出力増幅器18とを含んでいる。しかしながら、バイ
アス回路26は、バイアス電圧VA（例えば図１の受動バイ
アス回路16により発生される受動バイアス電圧としてで
はなく、能動バイアス電圧として）を発生するために、
バイアス電圧VBによりバイアスされたＢＪＴ Q6が用い
られている点において異なっている。（この増幅器20の
回路パラメータ及び素子の値は、表１において先に概要
を示した。）図３を参照すると、さらに別の代替的な増
幅器30の回路もまた、上述したような入力増幅器12と、
電流源14と、出力増幅器18とを含んでいる。しかしなが
ら、バイアス電圧VAを発生するためにはさらに別の形態
のバイアス回路36が用いられている。インバータI1が、
入力端子と出力端子とを一緒に接続されて、バイアス電
圧VAを生成するようになっている。この形式の能動分圧
バイアス回路36は技術的に周知であり、図４に示されて
いる。相補形ＭＯＳＦＥＴ MP及びMNが、ソース端子をV
DD及び接地GNDのそれぞれに接続されており、またゲー
ト及びドレーン端子は全て一緒に接続されて、能動バイ
アス電圧VAを生成するようになっている。これは、ＭＯ
ＳＦＥＴ MP及びMNの両者がオン状態にバイアスされて
おり、それによって実際上はVDDと接地との間での分圧
器として動作するからである。技術的に公知のように、
出力VAにおいて得られる実際の直流電位は、２つのＭＯ
ＳＦＥＴ MP及びMNのデバイス幾何形状（例えばチャン
ネルの幅と長さ）を適切にスケーリングすることによっ
て予め選択することができる。（この増幅器30の回路パ
ラメータ及び素子の値は、表１において先に概要を示し
た。）これらの従来の増幅器10, 20, 30は、数多くの欠
点を有している。１つの問題点は、バイアス回路16, 2
6, 36における静的電力消費（抵抗R6及びR7（図１及び
図２）並びにＭＯＳＦＥＴ MP及びMN（図４）を通して
の静的電流ドレーンに基づく）の量に関連している。別
の問題点は、増幅器10, 20, 30が低電力電源VDDで動作
される場合に遭遇するバイアスの問題に関連している。
この問題は、VDDが3.0ボルト未満に降下する場合に生ず
る。このような低バイアス電圧においては、バイアス電
圧VAは、ＢＪＴ Q1のコレクタにおける直流電位VCQ1に
非常に近い値になる位まで降下する。VBが一定であり
（例えばVDDに対するバンドギャップ回路の相対的な不
感性に基づく）、VAが低いVDDにつれて降下すると、そ
れらの間の電位差VA-VCQ1は、（１）ＭＯＳＦＥＴ M2が
適切な時期にターンオンし（２）ＢＪＴ Q1が飽和領域
外にとどまることを確実ならしめるには恐らく不十分で
ある。（最小限、この電位差VA-VCQ1は、ＭＯＳＦＥＴ
M2についてのしきい電圧Ｖ（TH）と飽和電圧VDS（SAT）
の合計以上でなければならない（例えば0.7＋0.2＝0.
9。）図５を参照すると、バイアス回路16, 26, 36にお
ける上述した静的電力消費の問題を克服する試みとして
実現された、従来の別の増幅器40の回路が示されてい
る。この増幅器40の回路においては、バイアス回路は使
用されていない。そうではなしに、入力信号VINは前述
の如くＭＯＳＦＥＴ M1のゲートへと直接に供給され、
またインバータI1へも直接に供給されていて、入力信号
VINの反転VIN*をＭＯＳＦＥＴ M2のゲートへと供給する
ようになっている。換言すれば、入力増幅器12は今や、
入力信号VIN及びVIN*が差動入力信号VIN-VIN*の２つの
信号相を形成するという点において、差動増幅器として
動作している。（この増幅器40の回路パラメータ及び素
子の値は、表１において先に概要を示した。）理想的に
は、これらの２つの入力信号VIN及びVIN*は正確に位相
反転しており、それによって２つのＭＯＳＦＥＴ M1及
びM2が、電流源14によって給電されるバイアス電流IQ1
の導通を交互に行わねばならない。換言すれば、ＭＯＳ
ＦＥＴ電流IM1及びIM2は、理想的には相互に正確に位相
反転していなければならず、また各々がバイアス電流IQ
1に等しくなければならない。しかしながら、図６を参
照すれば、そのようにはいかない。インバータI1は、入
力信号VINを反転してその逆相VIN*を生成する場合に、
僅かな時間遅延ｔ（I1）、即ち位相遅れを導入する。従
って、反転相VIN*の対応する前縁及び後縁は、入力相VI
Nのそれらに対して遅延時間ｔ（I1）だけ遅れる。
路がやはり、上述したような入力増幅器12と、電流源14
と、出力増幅器18とを含んでいる。しかしながら、バイ
アス回路26は、バイアス電圧VA（例えば図１の受動バイ
アス回路16により発生される受動バイアス電圧としてで
はなく、能動バイアス電圧として）を発生するために、
バイアス電圧VBによりバイアスされたＢＪＴ Q6が用い
られている点において異なっている。（この増幅器20の
回路パラメータ及び素子の値は、表１において先に概要
を示した。）図３を参照すると、さらに別の代替的な増
幅器30の回路もまた、上述したような入力増幅器12と、
電流源14と、出力増幅器18とを含んでいる。しかしなが
ら、バイアス電圧VAを発生するためにはさらに別の形態
のバイアス回路36が用いられている。インバータI1が、
入力端子と出力端子とを一緒に接続されて、バイアス電
圧VAを生成するようになっている。この形式の能動分圧
バイアス回路36は技術的に周知であり、図４に示されて
いる。相補形ＭＯＳＦＥＴ MP及びMNが、ソース端子をV
DD及び接地GNDのそれぞれに接続されており、またゲー
ト及びドレーン端子は全て一緒に接続されて、能動バイ
アス電圧VAを生成するようになっている。これは、ＭＯ
ＳＦＥＴ MP及びMNの両者がオン状態にバイアスされて
おり、それによって実際上はVDDと接地との間での分圧
器として動作するからである。技術的に公知のように、
出力VAにおいて得られる実際の直流電位は、２つのＭＯ
ＳＦＥＴ MP及びMNのデバイス幾何形状（例えばチャン
ネルの幅と長さ）を適切にスケーリングすることによっ
て予め選択することができる。（この増幅器30の回路パ
ラメータ及び素子の値は、表１において先に概要を示し
た。）これらの従来の増幅器10, 20, 30は、数多くの欠
点を有している。１つの問題点は、バイアス回路16, 2
6, 36における静的電力消費（抵抗R6及びR7（図１及び
図２）並びにＭＯＳＦＥＴ MP及びMN（図４）を通して
の静的電流ドレーンに基づく）の量に関連している。別
の問題点は、増幅器10, 20, 30が低電力電源VDDで動作
される場合に遭遇するバイアスの問題に関連している。
この問題は、VDDが3.0ボルト未満に降下する場合に生ず
る。このような低バイアス電圧においては、バイアス電
圧VAは、ＢＪＴ Q1のコレクタにおける直流電位VCQ1に
非常に近い値になる位まで降下する。VBが一定であり
（例えばVDDに対するバンドギャップ回路の相対的な不
感性に基づく）、VAが低いVDDにつれて降下すると、そ
れらの間の電位差VA-VCQ1は、（１）ＭＯＳＦＥＴ M2が
適切な時期にターンオンし（２）ＢＪＴ Q1が飽和領域
外にとどまることを確実ならしめるには恐らく不十分で
ある。（最小限、この電位差VA-VCQ1は、ＭＯＳＦＥＴ
M2についてのしきい電圧Ｖ（TH）と飽和電圧VDS（SAT）
の合計以上でなければならない（例えば0.7＋0.2＝0.
9。）図５を参照すると、バイアス回路16, 26, 36にお
ける上述した静的電力消費の問題を克服する試みとして
実現された、従来の別の増幅器40の回路が示されてい
る。この増幅器40の回路においては、バイアス回路は使
用されていない。そうではなしに、入力信号VINは前述
の如くＭＯＳＦＥＴ M1のゲートへと直接に供給され、
またインバータI1へも直接に供給されていて、入力信号
VINの反転VIN*をＭＯＳＦＥＴ M2のゲートへと供給する
ようになっている。換言すれば、入力増幅器12は今や、
入力信号VIN及びVIN*が差動入力信号VIN-VIN*の２つの
信号相を形成するという点において、差動増幅器として
動作している。（この増幅器40の回路パラメータ及び素
子の値は、表１において先に概要を示した。）理想的に
は、これらの２つの入力信号VIN及びVIN*は正確に位相
反転しており、それによって２つのＭＯＳＦＥＴ M1及
びM2が、電流源14によって給電されるバイアス電流IQ1
の導通を交互に行わねばならない。換言すれば、ＭＯＳ
ＦＥＴ電流IM1及びIM2は、理想的には相互に正確に位相
反転していなければならず、また各々がバイアス電流IQ
1に等しくなければならない。しかしながら、図６を参
照すれば、そのようにはいかない。インバータI1は、入
力信号VINを反転してその逆相VIN*を生成する場合に、
僅かな時間遅延ｔ（I1）、即ち位相遅れを導入する。従
って、反転相VIN*の対応する前縁及び後縁は、入力相VI
Nのそれらに対して遅延時間ｔ（I1）だけ遅れる。
【０００７】従って、出力信号電流IM1及びIM2もまた、
ｔ（I1）だけ位相がずれている。このことは、この短い
期間ｔ（I1）の間だけ、入力VINの高から低への論理遷
移の各々に際して、ＭＯＳＦＥＴ M1及びM2の何れもが
非導通であり、出力信号電流IM1も出力信号電流IM2も入
力増幅器12の中を流れないことを意味している。従っ
て、電流源14からは電流IQ1を取り出すことはできず、
ＢＪＴ Q1は飽和状態となる。このことは、ＢＪＴ Q1の
コレクタにおいて電圧VCの摂動を生ずる。このことは次
いで、バイアス電圧VBにノイズスパイクを導入し、これ
はＢＪＴ Q2及びQ3を介して出力増幅器18に影響を及ぼ
す可能性がある。図７を参照すると、種々の信号又は電
圧VIN, VIN*, VOUT, VOUT*及びVCに対するこの位相遅延
ｔ（I1）の影響をより良好に理解することができる。
ｔ（I1）だけ位相がずれている。このことは、この短い
期間ｔ（I1）の間だけ、入力VINの高から低への論理遷
移の各々に際して、ＭＯＳＦＥＴ M1及びM2の何れもが
非導通であり、出力信号電流IM1も出力信号電流IM2も入
力増幅器12の中を流れないことを意味している。従っ
て、電流源14からは電流IQ1を取り出すことはできず、
ＢＪＴ Q1は飽和状態となる。このことは、ＢＪＴ Q1の
コレクタにおいて電圧VCの摂動を生ずる。このことは次
いで、バイアス電圧VBにノイズスパイクを導入し、これ
はＢＪＴ Q2及びQ3を介して出力増幅器18に影響を及ぼ
す可能性がある。図７を参照すると、種々の信号又は電
圧VIN, VIN*, VOUT, VOUT*及びVCに対するこの位相遅延
ｔ（I1）の影響をより良好に理解することができる。
【０００８】
【発明が解決しようとする課題】従って、静的電力消費
を最小限にすると共に、バイアスライン又は近傍の回路
に対してノイズスパイクを導入することを回避する論理
増幅回路を提供することが望ましい。
を最小限にすると共に、バイアスライン又は近傍の回路
に対してノイズスパイクを導入することを回避する論理
増幅回路を提供することが望ましい。
【０００９】
【課題を解決するための手段】本発明による論理増幅器
は、差動論理増幅器と入力コンバータとを含む。１つの
好ましい実施例では、差動論理増幅器はバイアス電流と
差動論理入力信号とを受け取り、それらによって差動論
理出力信号を発生する。別の好ましい実施例によれば、
差動論理増幅器は、バイアス電流と、非差動論理入力信
号と、差動論理入力信号とを受け取り、それらによって
差動論理出力信号を発生する。これらの実施例の何れに
おいても、入力コンバータは非差動論理入力信号を受け
取り、差動論理増幅器により使用するための差動論理入
力信号へとそれを変換する。
は、差動論理増幅器と入力コンバータとを含む。１つの
好ましい実施例では、差動論理増幅器はバイアス電流と
差動論理入力信号とを受け取り、それらによって差動論
理出力信号を発生する。別の好ましい実施例によれば、
差動論理増幅器は、バイアス電流と、非差動論理入力信
号と、差動論理入力信号とを受け取り、それらによって
差動論理出力信号を発生する。これらの実施例の何れに
おいても、入力コンバータは非差動論理入力信号を受け
取り、差動論理増幅器により使用するための差動論理入
力信号へとそれを変換する。
【００１０】本発明によれば、差動論理増幅器は多重出
力信号電流経路を含み、それらの各々は差動論理増幅器
バイアス電流を選択的に導通可能である。多重出力信号
電流経路の少なくとも１つは、差動論理入力信号の高か
ら低及び低から高の論理遷移に際して中断なしにバイア
ス電流を導通する。
力信号電流経路を含み、それらの各々は差動論理増幅器
バイアス電流を選択的に導通可能である。多重出力信号
電流経路の少なくとも１つは、差動論理入力信号の高か
ら低及び低から高の論理遷移に際して中断なしにバイア
ス電流を導通する。
【００１１】さらに本発明によれば、差動論理出力信号
の発生に際して継続的に、少なくとも１つの出力信号電
流経路がバイアス電流を導通する。
の発生に際して継続的に、少なくとも１つの出力信号電
流経路がバイアス電流を導通する。
【００１２】さらになお本発明によれば、差動論理増幅
器に対してバイアス電流をもたらすためにバイアス電流
源が含まれており、このバイアス電流は差動論理入力信
号の高から低及び低から高の論理遷移に際して中断なし
に、差動論理増幅器を通って流れる。
器に対してバイアス電流をもたらすためにバイアス電流
源が含まれており、このバイアス電流は差動論理入力信
号の高から低及び低から高の論理遷移に際して中断なし
に、差動論理増幅器を通って流れる。
【００１３】さらにまた本発明によれば、差動論理増幅
器に対してバイアス電流をもたらすためにバイアス電流
源が含まれており、このバイアス電流は差動論理出力信
号の発生に際して継続的に、差動論理増幅器を通って流
れる。
器に対してバイアス電流をもたらすためにバイアス電流
源が含まれており、このバイアス電流は差動論理出力信
号の発生に際して継続的に、差動論理増幅器を通って流
れる。
【００１４】本発明のこれらの及びその他の特徴並びに
利点は、本発明の以下の詳細な説明及び添付図面を考慮
すればより容易に理解可能である。
利点は、本発明の以下の詳細な説明及び添付図面を考慮
すればより容易に理解可能である。
【００１５】
【実施例】図８を参照すると、本発明による好ましい実
施例の論理増幅器100は、差動入力増幅器102と、電流源
104と、入力コンバータ106と、出力増幅器108とを含ん
でいる。回路パラメータと素子の値は、以下に表２にお
いて概要を示す。
施例の論理増幅器100は、差動入力増幅器102と、電流源
104と、入力コンバータ106と、出力増幅器108とを含ん
でいる。回路パラメータと素子の値は、以下に表２にお
いて概要を示す。
【００１６】
【表２】
【００１７】差動入力増幅器102は、ソースが結合され
たＭＯＳＦＥＴ M1及びM2からなり、これらのドレーン
端子は抵抗R1及びR2のそれぞれを介してVDDに結合され
ている。差動入力増幅器102は、定バイアス電圧VBによ
りバイアスされたＮＰＮ ＢＪＴ Q1及び抵抗R3からな
る電流源からバイアス電流IQ1を受け取る。差動入力増
幅器102は差動入力信号V1-V2を受け取り（ＭＯＳＦＥＴ
M1及びM2のゲートにおいて）、差動出力信号VDを生成
する（ＭＯＳＦＥＴ M1及びM2のドレーン端子の間
で）。出力増幅器108はこの差動出力信号VDを受け取り
（ＢＪＴ Q4及びQ5のベースを介して）、差動出力信号V
OUT-VOUT*を生成する。
たＭＯＳＦＥＴ M1及びM2からなり、これらのドレーン
端子は抵抗R1及びR2のそれぞれを介してVDDに結合され
ている。差動入力増幅器102は、定バイアス電圧VBによ
りバイアスされたＮＰＮ ＢＪＴ Q1及び抵抗R3からな
る電流源からバイアス電流IQ1を受け取る。差動入力増
幅器102は差動入力信号V1-V2を受け取り（ＭＯＳＦＥＴ
M1及びM2のゲートにおいて）、差動出力信号VDを生成
する（ＭＯＳＦＥＴ M1及びM2のドレーン端子の間
で）。出力増幅器108はこの差動出力信号VDを受け取り
（ＢＪＴ Q4及びQ5のベースを介して）、差動出力信号V
OUT-VOUT*を生成する。
【００１８】入力コンバータ106は図示の如く、交差結
合されたＮＡＮＤゲートG1とG2及びインバータI1からな
る。非差動入力信号VINは入力コンバータ106により変換
されて、信号V1及びV2を生成する。これらの信号は共同
して、それらについての信号位相として、前述した差動
入力信号V1-V2を形成する。理解されねばならないこと
は、信号V1が論理高位信号である場合には、ＭＯＳＦＥ
Ｔ M1は導通状態であり、出力信号電流IM1（ＭＯＳＦＥ
Ｔ M1のドレーン電流）がそれを通って流れるというこ
とである。同様に、信号V2が論理高である場合には、Ｍ
ＯＳＦＥＴ M2が導通状態となり、出力信号電流IM2（Ｍ
ＯＳＦＥＴ M2のドレーン電流）がそれを通って流れ
る。以下で詳細に説明するように、入力信号V1及びV2は
相互に、出力信号電流IM1又はIM2の何れか又は双方が継
続的に流れるような振幅及び位相を有している。このこ
とは電流源のトランジスタQ1の飽和と、バイアス電流IQ
1及びＭＯＳＦＥＴのソース電圧VCにおける何らかの摂
動を防止する。
合されたＮＡＮＤゲートG1とG2及びインバータI1からな
る。非差動入力信号VINは入力コンバータ106により変換
されて、信号V1及びV2を生成する。これらの信号は共同
して、それらについての信号位相として、前述した差動
入力信号V1-V2を形成する。理解されねばならないこと
は、信号V1が論理高位信号である場合には、ＭＯＳＦＥ
Ｔ M1は導通状態であり、出力信号電流IM1（ＭＯＳＦＥ
Ｔ M1のドレーン電流）がそれを通って流れるというこ
とである。同様に、信号V2が論理高である場合には、Ｍ
ＯＳＦＥＴ M2が導通状態となり、出力信号電流IM2（Ｍ
ＯＳＦＥＴ M2のドレーン電流）がそれを通って流れ
る。以下で詳細に説明するように、入力信号V1及びV2は
相互に、出力信号電流IM1又はIM2の何れか又は双方が継
続的に流れるような振幅及び位相を有している。このこ
とは電流源のトランジスタQ1の飽和と、バイアス電流IQ
1及びＭＯＳＦＥＴのソース電圧VCにおける何らかの摂
動を防止する。
【００１９】図９を参照すると、このことがより良く理
解しうる。入力コンバータ106により入力信号VINから発
生された信号V1及びV2は、相互にほぼ逆相となってい
る。信号V1の前縁は入力VINの前縁に対して、インバー
タI1とゲートG2により導入された時間遅延ｔ（I1＋G2）
だけ遅れている。信号V2の前縁は信号V1の前縁に対し
て、ゲートG1により導入された時間遅延ｔ（G1）だけ遅
れている。同様に、信号V2の後縁は入力VINの後縁か
ら、ゲートG1により導入された時間遅延ｔ（G1）だけ遅
れており、信号V1の後縁は信号V2の後縁から、ゲートG2
により導入された時間遅延ｔ（G2）だけ遅れている。
（図示の位相差は、明瞭にするために誇張されてい
る。）図９に示された振幅及び位相の関係から、入力コ
ンバータ106により生成された信号V1及びV2が、50％を
越えるデューティサイクル（正の）を有することが看取
されよう。このことは、差動出力信号VDの発生に際して
出力信号電流（IM1又はIM2、若しくは双方）の継続的な
流れを生ずるように有利に働く。図９から看取しうるよ
うに、信号V1及びV2のデューティサイクルは、ＭＯＳＦ
ＥＴ電流IM1又はIM2、或いは場合によってはIM1及びIM2
を合わせた形において、バイアス電流IQ1の継続的な流
れを生じさせる。換言すれば、殆どの時間にわたってＭ
ＯＳＦＥＴ電流IM1又はIM2の何れかが流れるということ
である。しかしながら、入力信号VINの前縁及び後縁の
直後の短い期間にわたっては、IM1とIM2の両方が流れ
る。従って、バイアス電流IQ1は、入力信号VINの全ての
論理遷移（高から低および低から高）に際して、中断な
しに流れる。
解しうる。入力コンバータ106により入力信号VINから発
生された信号V1及びV2は、相互にほぼ逆相となってい
る。信号V1の前縁は入力VINの前縁に対して、インバー
タI1とゲートG2により導入された時間遅延ｔ（I1＋G2）
だけ遅れている。信号V2の前縁は信号V1の前縁に対し
て、ゲートG1により導入された時間遅延ｔ（G1）だけ遅
れている。同様に、信号V2の後縁は入力VINの後縁か
ら、ゲートG1により導入された時間遅延ｔ（G1）だけ遅
れており、信号V1の後縁は信号V2の後縁から、ゲートG2
により導入された時間遅延ｔ（G2）だけ遅れている。
（図示の位相差は、明瞭にするために誇張されてい
る。）図９に示された振幅及び位相の関係から、入力コ
ンバータ106により生成された信号V1及びV2が、50％を
越えるデューティサイクル（正の）を有することが看取
されよう。このことは、差動出力信号VDの発生に際して
出力信号電流（IM1又はIM2、若しくは双方）の継続的な
流れを生ずるように有利に働く。図９から看取しうるよ
うに、信号V1及びV2のデューティサイクルは、ＭＯＳＦ
ＥＴ電流IM1又はIM2、或いは場合によってはIM1及びIM2
を合わせた形において、バイアス電流IQ1の継続的な流
れを生じさせる。換言すれば、殆どの時間にわたってＭ
ＯＳＦＥＴ電流IM1又はIM2の何れかが流れるということ
である。しかしながら、入力信号VINの前縁及び後縁の
直後の短い期間にわたっては、IM1とIM2の両方が流れ
る。従って、バイアス電流IQ1は、入力信号VINの全ての
論理遷移（高から低および低から高）に際して、中断な
しに流れる。
【００２０】図10を参照すると、入力コンバータ106に
より生成された信号V1とV2の前述した振幅及び位相の関
係が、バイアス電流IQ1及びバイアス電圧VCにおける摂
動を防止するよう有利に働いている。かくして、バイア
ス電圧VBに対する、従って出力増幅器108に対する（Ｂ
ＪＴ Q2及びQ3のベースを介して）ノイズスパイクの発
生及び注入が防止される。
より生成された信号V1とV2の前述した振幅及び位相の関
係が、バイアス電流IQ1及びバイアス電圧VCにおける摂
動を防止するよう有利に働いている。かくして、バイア
ス電圧VBに対する、従って出力増幅器108に対する（Ｂ
ＪＴ Q2及びQ3のベースを介して）ノイズスパイクの発
生及び注入が防止される。
【００２１】図11を参照すると、本発明による代替的な
好ましい実施例の論理増幅器200は、異なる形態の入力
コンバータ206を使用している。（回路パラメータ及び
素子の値は、表２において先に概要を示した。）この実
施例による論理増幅器200において、入力コンバータ206
は図示の如く、交差結合されたＮＯＲゲートG1, G2と、
インバータI1, I2, I3とからなる。この論理増幅器200
の回路動作は、図８に示した論理増幅器100について先
に述べたのと同様である。図12において見られるよう
に、入力信号VINから入力コンバータ206によって生成さ
れる信号V1及びV2の相対的な振幅及び位相は、図８の論
理増幅器100についてのそれと逆になっている。また、
この特定の入力コンバータ206において用いられている
ゲートG1,G2及びインバータI1, I2, I3の異なる配置に
よって、時間遅延も幾らか相違している。
好ましい実施例の論理増幅器200は、異なる形態の入力
コンバータ206を使用している。（回路パラメータ及び
素子の値は、表２において先に概要を示した。）この実
施例による論理増幅器200において、入力コンバータ206
は図示の如く、交差結合されたＮＯＲゲートG1, G2と、
インバータI1, I2, I3とからなる。この論理増幅器200
の回路動作は、図８に示した論理増幅器100について先
に述べたのと同様である。図12において見られるよう
に、入力信号VINから入力コンバータ206によって生成さ
れる信号V1及びV2の相対的な振幅及び位相は、図８の論
理増幅器100についてのそれと逆になっている。また、
この特定の入力コンバータ206において用いられている
ゲートG1,G2及びインバータI1, I2, I3の異なる配置に
よって、時間遅延も幾らか相違している。
【００２２】図13を参照すると、本発明によるさらに別
の代替的な好ましい実施例の論理増幅器300は、異なる
差動入力増幅器302と入力コンバータ306とを使用してい
る。この異なる差動入力増幅器302では、その出力回路
の１つの分岐が、並列に接続された２つのＭＯＳＦＥＴ
M2及びM3からなっている。かくして、３つの異なるＭ
ＯＳＦＥＴ電流IM1, IM2, IM3、或いはそれらの組み合
わせがバイアス電流IQ1として流れることができる。Ｍ
ＯＳＦＥＴ M3は入力信号V3を受け取るが、これは入力
信号VINと同じである。ＭＯＳＦＥＴ M1及びM2はそれら
の入力信号V1及びV2を、入力コンバータ306を形成して
いるインバータI1及びI2からの出力信号として受け取
る。図14を参照すると、種々の信号VIN, V1, V2及びV3
の相対的な振幅及び位相を見ることができる。インバー
タI1及びI2により導入された時間遅延の故に、信号V1及
びV2の前縁及び後縁は、VIN（及びV3）の前縁及び後縁
に対して遅延されている。
の代替的な好ましい実施例の論理増幅器300は、異なる
差動入力増幅器302と入力コンバータ306とを使用してい
る。この異なる差動入力増幅器302では、その出力回路
の１つの分岐が、並列に接続された２つのＭＯＳＦＥＴ
M2及びM3からなっている。かくして、３つの異なるＭ
ＯＳＦＥＴ電流IM1, IM2, IM3、或いはそれらの組み合
わせがバイアス電流IQ1として流れることができる。Ｍ
ＯＳＦＥＴ M3は入力信号V3を受け取るが、これは入力
信号VINと同じである。ＭＯＳＦＥＴ M1及びM2はそれら
の入力信号V1及びV2を、入力コンバータ306を形成して
いるインバータI1及びI2からの出力信号として受け取
る。図14を参照すると、種々の信号VIN, V1, V2及びV3
の相対的な振幅及び位相を見ることができる。インバー
タI1及びI2により導入された時間遅延の故に、信号V1及
びV2の前縁及び後縁は、VIN（及びV3）の前縁及び後縁
に対して遅延されている。
【００２３】
【発明の効果】以上のことから、本発明による論理増幅
器が、非差動信号を真の差動信号へと変換する場合に生
ずるノイズスパイクの発生を回避することを理解するこ
とができる。本発明によれば、近似の、即ち準差動信号
が最初に発生され、そこにおいては重畳する信号位相
が、特に入力信号の全ての論理遷移に際して、バイアス
電流の継続的な流れを確保するために用いられる。この
ことは、他の信号又は回路中へと注入されうるノイズス
パイクを発生する可能性のある、バイアス電流における
急激な変化を回避するのに有利に働く。
器が、非差動信号を真の差動信号へと変換する場合に生
ずるノイズスパイクの発生を回避することを理解するこ
とができる。本発明によれば、近似の、即ち準差動信号
が最初に発生され、そこにおいては重畳する信号位相
が、特に入力信号の全ての論理遷移に際して、バイアス
電流の継続的な流れを確保するために用いられる。この
ことは、他の信号又は回路中へと注入されうるノイズス
パイクを発生する可能性のある、バイアス電流における
急激な変化を回避するのに有利に働く。
【００２４】以上のことからさらに、本発明による論理
増幅器が、入力非差動−差動信号コンバータを有し、こ
れが非差動入力信号から差動入力信号位相を発生するた
めの信号経路に関連する「長さ」、即ち時間遅延を選択
的に変化させることが理解されよう。非差動入力信号
（VIN）の論理遷移の各々について、差動増幅器の分岐
をターンオン（ＭＯＳＦＥＴ M1導通）するための差動
入力信号位相（例えばVI（図８））をもたらす信号経路
は、差動増幅器の他の分岐をターンオフ（ＭＯＳＦＥＴ
M2非導通）するための反転差動入力信号位相（V2）を
もたらす他の信号経路よりも「短く」、即ち「より速
く」される。
増幅器が、入力非差動−差動信号コンバータを有し、こ
れが非差動入力信号から差動入力信号位相を発生するた
めの信号経路に関連する「長さ」、即ち時間遅延を選択
的に変化させることが理解されよう。非差動入力信号
（VIN）の論理遷移の各々について、差動増幅器の分岐
をターンオン（ＭＯＳＦＥＴ M1導通）するための差動
入力信号位相（例えばVI（図８））をもたらす信号経路
は、差動増幅器の他の分岐をターンオフ（ＭＯＳＦＥＴ
M2非導通）するための反転差動入力信号位相（V2）を
もたらす他の信号経路よりも「短く」、即ち「より速
く」される。
【００２５】本発明の構造及び動作方法における他の修
正及び変更は、本発明の範囲及び思想から逸脱すること
なしに、当業者にとって自明なものである。以上におい
ては本発明は特定の好ましい実施例に関連して説明した
が、特許請求の範囲に記載した発明はこれらの実施例に
不当に限定されてはならない。
正及び変更は、本発明の範囲及び思想から逸脱すること
なしに、当業者にとって自明なものである。以上におい
ては本発明は特定の好ましい実施例に関連して説明した
が、特許請求の範囲に記載した発明はこれらの実施例に
不当に限定されてはならない。
【図１】従来の論理増幅回路の概略的な回路図である。
【図２】代替的な従来の論理増幅回路の概略的な回路図
である。
である。
【図３】別の代替的な従来の論理増幅回路の概略的な回
路図である。
路図である。
【図４】従来の能動分圧バイアス回路の概略的な回路図
である。
である。
【図５】さらに別の代替的な従来の論理増幅回路の概略
的な回路図である。
的な回路図である。
【図６】図５の回路についての種々の信号の振幅及び位
相関係を示す図である。
相関係を示す図である。
【図７】図５の回路についての種々の信号の振幅及び位
相関係を示す図である。
相関係を示す図である。
【図８】本発明による論理増幅器の概略的な回路図であ
る。
る。
【図９】図８の回路についての種々の信号の振幅及び位
相関係を示す図である。
相関係を示す図である。
【図１０】図８の回路についての種々の信号の振幅及び
位相関係を示す図である。
位相関係を示す図である。
【図１１】本発明による論理増幅器の代替的な好ましい
実施例の概略回路図である。
実施例の概略回路図である。
【図１２】図11の回路についての種々の信号の振幅及び
位相関係を示す図である。
位相関係を示す図である。
【図１３】本発明による論理増幅器のさらに別の好まし
い実施例の概略回路図である。
い実施例の概略回路図である。
【図１４】図13の回路についての種々の信号の振幅及び
位相関係を示す図である。
位相関係を示す図である。
100, 200, 300 論理増幅器 102 差動入力増幅器 104 電流源 106, 206, 306 入力コンバータ 108 出力増幅器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/08 Ａ 8321−5Ｊ
Claims (52)
- 【請求項１】 非差動論理信号を差動論理信号に変換す
るための論理増幅器であって、 バイアス電流と第１の差動論理信号とを受け取り、それ
らに従って第２の差動論理信号を発生する差動論理増幅
手段であって、前記バイアス電流について各々が選択的
に導通する複数の出力信号電流経路を含む前記差動論理
増幅手段と、及び前記差動論理増幅手段に結合され、非
差動論理信号を受け取り変換して前記第１の差動論理信
号をもたらす入力コンバータ手段とからなり、 前記第１の差動論理信号が、高位及び低位の論理レベル
の間で高から低及び低から高の論理遷移を有する高位及
び低位の論理レベルを備えた複数の信号位相を含み、さ
らに前記複数の出力信号電流経路の少なくとも１つが前
記高から低及び低から高の論理遷移に際して前記バイア
ス電流について中断なしに導通する、論理増幅器。 - 【請求項２】 前記差動論理増幅手段が、複数のソース
結合された金属酸化物半導体電界効果トランジスタから
なる、請求項１の論理増幅器。 - 【請求項３】 前記入力コンバータ手段が、複数の交差
結合されたＮＡＮＤゲートからなる、請求項１の論理増
幅器。 - 【請求項４】 前記入力コンバータ手段が、複数の交差
結合されたＮＯＲゲートからなる、請求項１の論理増幅
器。 - 【請求項５】 前記差動論理増幅手段に結合され、前記
第２の差動論理信号を受け取り第３の差動論理信号に変
換する出力コンバータ手段をさらに含む、請求項１の論
理増幅器。 - 【請求項６】 前記出力コンバータ手段が、トーテムポ
ール配置で相互に結合された複数のバイポーラ接合トラ
ンジスタからなる、請求項５の論理増幅器。 - 【請求項７】 非差動論理信号を差動論理信号に変換す
るための論理増幅器であって、 バイアス電流と、非差動論理信号と、第１の差動論理信
号とを受け取り、それらに従って第２の差動論理信号を
発生する差動論理増幅手段であって、前記バイアス電流
について各々が選択的に導通する複数の出力信号電流経
路を含む前記差動論理増幅手段と、及び前記差動論理増
幅手段に結合され、非差動論理信号を受け取り変換して
前記第１の差動論理信号をもたらす入力コンバータ手段
とからなり、 前記第１の差動論理信号が、高位及び低位の論理レベル
の間で高から低及び低から高の論理遷移を有する高位及
び低位の論理レベルを備えた複数の信号位相を含み、さ
らに前記複数の出力信号電流経路の少なくとも１つが前
記高から低及び低から高の論理遷移に際して前記バイア
ス電流について中断なしに導通する、論理増幅器。 - 【請求項８】 前記差動論理増幅手段が、複数のソース
結合された金属酸化物半導体電界効果トランジスタから
なる、請求項７の論理増幅器。 - 【請求項９】 前記入力コンバータ手段が、複数の直列
に結合されたインバータからなる、請求項７の論理増幅
器。 - 【請求項１０】 前記差動論理増幅手段に結合され、前
記第２の差動論理信号を受け取り第３の差動論理信号に
変換する出力コンバータ手段をさらに含む、請求項７の
論理増幅器。 - 【請求項１１】 前記出力コンバータ手段が、トーテム
ポール配置で相互に結合された複数のバイポーラ接合ト
ランジスタからなる、請求項10の論理増幅器。 - 【請求項１２】 非差動論理信号を差動論理信号に変換
するための論理増幅器であって、 バイアス電流を受け取るバイアスポートと、第１の差動
論理信号を受け取る入力ポートと、第２の差動論理信号
をもたらす出力ポートと、前記バイアスポートに接続さ
れた複数の出力信号電流経路とを含み、前記複数の出力
信号電流経路の各々が前記バイアス電流について選択的
に導通する差動論理増幅器と、及び非差動論理信号を受
け取る入力ポートと、前記差動論理増幅器の入力ポート
に結合されて前記第１の差動論理信号をもたらす出力ポ
ートとを含む入力増幅器とからなり、 前記第１の差動論理信号が、高位及び低位の論理レベル
の間で高から低及び低から高の論理遷移を有する高位及
び低位の論理レベルを備えた複数の信号位相を含み、さ
らに前記複数の出力信号電流経路の少なくとも１つが前
記高から低及び低から高の論理遷移に際して前記バイア
ス電流について中断なしに導通する、論理増幅器。 - 【請求項１３】 前記差動論理増幅器が、相互に結合さ
れたソース端子を備える複数の金属酸化物半導体電界効
果トランジスタからなり、前記バイアスポートが前記相
互に結合されたソース端子からなる、請求項12の論理増
幅器。 - 【請求項１４】 前記入力増幅器が複数の交差結合され
たＮＡＮＤゲートからなる、請求項12の論理増幅器。 - 【請求項１５】 前記入力増幅器が複数の交差結合され
たＮＯＲゲートからなる、請求項12の論理増幅器。 - 【請求項１６】 前記差動論理増幅器の出力ポートに結
合され、前記第２の差動論理信号を受け取る入力ポート
を含み、また第３の差動論理信号をもたらす出力ポート
を含む出力増幅器をさらに含む、請求項12の論理増幅
器。 - 【請求項１７】 前記出力増幅器が、トーテムポール配
置で相互に結合された複数のバイポーラ接合トランジス
タからなる、請求項16の論理増幅器。 - 【請求項１８】 非差動論理信号を差動論理信号に変換
するための論理増幅器であって、 バイアス電流を受け取るバイアスポートと、非差動論理
信号を受け取る非差動入力ポートと、第１の差動論理信
号を受け取る差動入力ポートと、第２の差動論理信号を
もたらす出力ポートと、前記バイアスポートに接続され
た複数の出力信号電流経路とを含み、前記複数の出力信
号電流経路の各々が前記バイアス電流について選択的に
導通する差動論理増幅器と、及び前記非差動論理信号を
受け取る入力ポートと、前記差動論理増幅器の差動入力
ポートに結合されて前記第１の差動論理信号をもたらす
出力ポートとを含む入力増幅器とからなり、 前記第１の差動論理信号が、高位及び低位の論理レベル
の間で高から低及び低から高の論理遷移を有する高位及
び低位の論理レベルを備えた複数の信号位相を含み、さ
らに前記複数の出力信号電流経路の少なくとも１つが前
記高から低及び低から高の論理遷移に際して前記バイア
ス電流について中断なしに導通する、論理増幅器。 - 【請求項１９】 前記差動論理増幅器が、相互に結合さ
れたソース端子を備える複数の金属酸化物半導体電界効
果トランジスタからなり、前記バイアスポートが前記相
互に結合されたソース端子からなる、請求項18の論理増
幅器。 - 【請求項２０】 前記入力増幅器が、複数の直列に結合
されたインバータからなる、請求項18の論理増幅器。 - 【請求項２１】 前記差動論理増幅器の出力ポートに結
合され、前記第２の差動論理信号を受け取る入力ポート
を含み、また第３の差動論理信号をもたらす出力ポート
を含む出力増幅器をさらに含む、請求項18の論理増幅
器。 - 【請求項２２】 前記出力増幅器が、トーテムポール配
置で相互に結合された複数のバイポーラ接合トランジス
タからなる、請求項21の論理増幅器。 - 【請求項２３】 非差動論理信号を差動論理信号に変換
するための論理増幅器であって、 バイアス電流と第１の差動論理信号とを受け取り、それ
らに従って第２の差動論理信号を発生する差動論理増幅
手段と、 前記差動論理増幅手段に結合され、前記バイアス電流を
もたらすバイアス電流源手段と、及び前記差動論理増幅
手段に結合され、非差動論理信号を受け取り変換して前
記第１の差動論理信号をもたらす入力コンバータ手段と
からなり、 前記第１の差動論理信号が、高位及び低位の論理レベル
の間で高から低及び低から高の論理遷移を有する高位及
び低位の論理レベルを備えた複数の信号位相を含み、さ
らに前記バイアス電流が前記高から低及び低から高の論
理遷移に際して前記差動論理増幅手段を介して中断なし
に流れる、論理増幅器。 - 【請求項２４】 前記差動論理増幅手段が、相互に結合
されたソース端子を備える複数の金属酸化物半導体電界
効果トランジスタからなる、請求項23の論理増幅器。 - 【請求項２５】 前記バイアス電流源手段が、前記複数
の金属酸化物半導体電界効果トランジスタの前記相互に
結合されたソース端子に結合されたテーリング電流源か
らなる、請求項24の論理増幅器。 - 【請求項２６】 前記バイアス電流源手段が、テーリン
グ電流源からなる、請求項23の論理増幅器。 - 【請求項２７】 前記入力コンバータ手段が、複数の交
差結合されたＮＡＮＤゲートからなる、請求項23の論理
増幅器。 - 【請求項２８】 前記入力コンバータ手段が、複数の交
差結合されたＮＯＲゲートからなる、請求項23の論理増
幅器。 - 【請求項２９】 前記差動論理増幅手段に結合され、前
記第２の差動論理信号を受け取り第３の差動論理信号に
変換する含む出力コンバータ手段をさらに含む、請求項
23の論理増幅器。 - 【請求項３０】 前記出力コンバータ手段が、トーテム
ポール配置で相互に結合された複数のバイポーラ接合ト
ランジスタからなる、請求項29の論理増幅器。 - 【請求項３１】 非差動論理信号を差動論理信号に変換
するための論理増幅器であって、 バイアス電流と、非差動論理信号と、第１の差動論理信
号とを受け取り、それらに従って第２の差動論理信号を
発生する差動論理増幅手段と、 前記差動論理増幅手段に結合され、前記バイアス電流を
もたらすバイアス電流源手段と、及び前記差動論理増幅
手段に結合され、非差動論理信号を受け取り変換して前
記第１の差動論理信号をもたらす入力コンバータ手段と
からなり、 前記第１の差動論理信号が、高位及び低位の論理レベル
の間で高から低及び低から高の論理遷移を有する高位及
び低位の論理レベルを備えた複数の信号位相を含み、さ
らに前記バイアス電流が前記高から低及び低から高の論
理遷移に際して前記差動論理増幅手段を介して中断なし
に流れる、論理増幅器。 - 【請求項３２】 前記差動論理増幅手段が、相互に結合
されたソース端子を備える複数の金属酸化物半導体電界
効果トランジスタからなる、請求項31の論理増幅器。 - 【請求項３３】 前記バイアス電流源手段が、前記複数
の金属酸化物半導体電界効果トランジスタの前記相互に
結合されたソース端子に結合されたテーリング電流源か
らなる、請求項32の論理増幅器。 - 【請求項３４】 前記バイアス電流源手段が、テーリン
グ電流源からなる、請求項31の論理増幅器。 - 【請求項３５】 前記入力コンバータ手段が、複数の直
列に結合されたインバータからなる、請求項31の論理増
幅器。 - 【請求項３６】 前記差動論理増幅手段に結合され、前
記第２の差動論理信号を受け取り第３の差動論理信号に
変換する含む出力コンバータ手段をさらに含む、請求項
31の論理増幅器。 - 【請求項３７】 前記出力コンバータ手段が、トーテム
ポール配置で相互に結合された複数のバイポーラ接合ト
ランジスタからなる、請求項36の論理増幅器。 - 【請求項３８】 非差動論理信号を差動論理信号に変換
するための論理増幅器であって、 バイアス電流を受け取るバイアスポートと、第１の差動
論理信号を受け取る入力ポートと、第２の差動論理信号
をもたらす出力ポートとを含む差動論理増幅器と、 前記差動論理増幅器のバイアスポートに結合された電流
ポートを含み、前記バイアス電流をもたらすバイアス電
流源と、及び非差動論理信号を受け取る入力ポートと、
前記差動論理増幅器の入力ポートに結合されて前記第１
の差動論理信号をもたらす出力ポートとを含む入力増幅
器とからなり、 前記第１の差動論理信号が、高位及び低位の論理レベル
の間で高から低及び低から高の論理遷移を有する高位及
び低位の論理レベルを備えた複数の信号位相を含み、さ
らに前記バイアス電流が前記高から低及び低から高の論
理遷移に際して前記差動論理増幅器を介して中断なしに
流れる、論理増幅器。 - 【請求項３９】 前記差動論理増幅器が、相互に結合さ
れたソース端子を備える複数の金属酸化物半導体電界効
果トランジスタからなり、前記バイアスポートが前記相
互に結合されたソース端子からなる、請求項38の論理増
幅器。 - 【請求項４０】 前記バイアス電流源が、テーリング電
流源からなる、請求項39の論理増幅器。 - 【請求項４１】 前記バイアス電流源が、テーリング電
流源からなる、請求項38の論理増幅器。 - 【請求項４２】 前記入力増幅器が、複数の交差結合さ
れたＮＡＮＤゲートからなる、請求項38の論理増幅器。 - 【請求項４３】 前記入力増幅器が、複数の交差結合さ
れたＮＯＲゲートからなる、請求項38の論理増幅器。 - 【請求項４４】 前記差動論理増幅器の出力ポートに結
合され、前記第２の差動論理信号を受け取る入力ポート
を含み、また第３の差動論理信号をもたらす出力ポート
を含む出力増幅器をさらに含む、請求項38の論理増幅
器。 - 【請求項４５】 前記出力増幅器が、トーテムポール配
置で相互に結合された複数のバイポーラ接合トランジス
タからなる、請求項44の論理増幅器。 - 【請求項４６】 非差動論理信号を差動論理信号に変換
するための論理増幅器であって、 バイアス電流を受け取るバイアスポートと、非差動論理
信号を受け取る非差動入力ポートと、第１の差動論理信
号を受け取る差動入力ポートと、第２の差動論理信号を
もたらす出力ポートとを含む差動論理増幅器と、 前記差動論理増幅器のバイアスポートに結合された電流
ポートを含み、前記バイアス電流をもたらすバイアス電
流源と、及び前記非差動論理信号を受け取る入力ポート
と、前記差動論理増幅器の差動入力ポートに結合されて
前記第１の差動論理信号をもたらす出力ポートとを含む
入力増幅器とからなり、 前記第１の差動論理信号が、高位及び低位の論理レベル
の間で高から低及び低から高の論理遷移を有する高位及
び低位の論理レベルを備えた複数の信号位相を含み、さ
らに前記バイアス電流が前記高から低及び低から高の論
理遷移に際して前記差動論理増幅器を介して中断なしに
流れる、論理増幅器。 - 【請求項４７】 前記差動論理増幅器が、相互に結合さ
れたソース端子を備える複数の金属酸化物半導体電界効
果トランジスタからなり、前記バイアスポートが前記相
互に結合されたソース端子からなる、請求項46の論理増
幅器。 - 【請求項４８】 前記バイアス電流源が、テーリング電
流源からなる、請求項47の論理増幅器。 - 【請求項４９】 前記バイアス電流源が、テーリング電
流源からなる、請求項46の論理増幅器。 - 【請求項５０】 前記入力増幅器が、複数の直列に結合
されたインバータからなる、請求項46の論理増幅器。 - 【請求項５１】 前記差動論理増幅器の出力ポートに結
合され、前記第２の差動論理信号を受け取る入力ポート
を含み、また第３の差動論理信号をもたらす出力ポート
を含む出力増幅器をさらに含む、請求項46の論理増幅
器。 - 【請求項５２】 前記出力増幅器が、トーテムポール配
置で相互に結合された複数のバイポーラ接合トランジス
タからなる、請求項51の論理増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US004136 | 1979-01-17 | ||
| US08/004,136 US5343094A (en) | 1993-01-13 | 1993-01-13 | Low noise logic amplifier with nondifferential to differential conversion |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077408A true JPH077408A (ja) | 1995-01-10 |
| JP3442124B2 JP3442124B2 (ja) | 2003-09-02 |
Family
ID=21709350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00144794A Expired - Fee Related JP3442124B2 (ja) | 1993-01-13 | 1994-01-12 | 論理増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5343094A (ja) |
| EP (1) | EP0606766A1 (ja) |
| JP (1) | JP3442124B2 (ja) |
| KR (1) | KR100301151B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5883538A (en) * | 1996-11-13 | 1999-03-16 | Micron Technology, Inc. | Low-to-high voltage CMOS driver circuit for driving capacitive loads |
| TW265489B (en) * | 1994-07-20 | 1995-12-11 | Micron Technology Inc | Low-to-high voltage cmos driver circuit for driving capacitive loads |
| US5570042B1 (en) * | 1995-01-03 | 2000-10-17 | Sgs Thomson Micro Electronics | Pecl input buffer |
| JP2728013B2 (ja) * | 1995-03-10 | 1998-03-18 | 日本電気株式会社 | ＢｉＣＭＯＳ論理ゲート回路 |
| US5541527A (en) * | 1995-10-31 | 1996-07-30 | Sgs-Thomson Microelectronics, Inc. | PECL buffer |
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| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
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| EP1612941A1 (en) * | 2004-06-28 | 2006-01-04 | Alcatel | Power level converter circuit |
| US7019678B1 (en) * | 2005-01-14 | 2006-03-28 | National Semiconductor Corporation | Digital-to-analog converter with constant differential gain and method |
| CN102983852B (zh) * | 2012-11-23 | 2015-01-28 | 深圳市九洲电器有限公司 | 一种差分信号分离器 |
| US12593222B2 (en) | 2022-06-28 | 2026-03-31 | Silicon Laboratories Inc. | Central entity update of configurable receiver front end module between static modes |
| US12218702B2 (en) | 2022-06-28 | 2025-02-04 | Silicon Laboratories Inc. | Providing a single filter for transmit and receive modes |
| US12580601B2 (en) | 2022-06-28 | 2026-03-17 | Silicon Laboratories Inc. | Control of configurable receiver front end module based at least in part on signal metric information |
| US12431929B2 (en) | 2022-06-28 | 2025-09-30 | Silicon Laboratories Inc. | Configurable receiver front end module having configurable detection capabilities |
| US12255678B2 (en) * | 2022-06-28 | 2025-03-18 | Silicon Laboratories Inc. | Interrupt driven reconfiguration of configurable receiver front end module |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2272536B1 (ja) * | 1974-05-20 | 1978-02-03 | Tokyo Shibaura Electric Co | |
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| JP2545146B2 (ja) * | 1990-01-25 | 1996-10-16 | 富士通株式会社 | レベル変換回路 |
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-
1993
- 1993-01-13 US US08/004,136 patent/US5343094A/en not_active Expired - Lifetime
- 1993-12-24 EP EP93310548A patent/EP0606766A1/en not_active Withdrawn
-
1994
- 1994-01-12 JP JP00144794A patent/JP3442124B2/ja not_active Expired - Fee Related
- 1994-01-12 KR KR1019940000380A patent/KR100301151B1/ko not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0606766A1 (en) | 1994-07-20 |
| KR100301151B1 (ko) | 2001-10-22 |
| JP3442124B2 (ja) | 2003-09-02 |
| US5343094A (en) | 1994-08-30 |
| KR940019063A (ko) | 1994-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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