JPH077418A

JPH077418A - カウンタ

Info

Publication number: JPH077418A
Application number: JP5092249A
Authority: JP
Inventors: Koichi Yomogihara; 弘一蓬原
Original assignee: Nippon Signal Co Ltd
Current assignee: Nippon Signal Co Ltd
Priority date: 1993-03-26
Filing date: 1993-03-26
Publication date: 1995-01-10

Abstract

(57)【要約】【目的】ステアリング回路及び３値入力を必要とせず
に、出力電圧と計数時間に関して、非対称誤り特性を持
たせる。【構成】前段の自己保持回路の出力発生を条件として次
段の自己保持回路の計数出力が発生するカウンタであ
る。自己保持回路は論理演算発振器OSC1〜OSC3と、整流
回路RC1〜RC3と、遅延回路DE11〜DE21とを有する。論理
演算発振器OSC1〜OSC3は故障でパルス幅が延長されるこ
とのない計数入力パルス信号が与えられ、回路故障で出
力が発生しない。遅延回路DE11〜DE21は遅延時間の短縮
される側の故障を発生しない。各自己保持回路の出力
は、遅延回路DE11〜DE21の遅延時間よりは長い遅延時間
を持ち遅延時間の短縮される側の故障が発生しない遅延
回路DE12、DE22を通し、計数入力パルスとアンド条件で
次段の自己保持回路に入力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計数命令があって所定
時間後に出力電圧が発生し、回路故障時には出力電圧を
発生しないか、または計数時間が延長される側に誤るフ
ェイルセイフなカウンタに関する。このようなカウンタ
は、例えば踏切警報装置において、鳴動停止を所定時間
後に行なう時のタイマとして利用される。

【０００２】

【従来の技術】従来のこの種のカウンタとしては、特開
昭５７ー４１７０２号公報に開示されたものが公知であ
る。

【０００３】

【発明が解決しようとする課題】しかし、この先行技術
においては、ステアリング回路を有し、３値入力を必要
とするため、回路構成が複雑化する傾向にある。

【０００４】そこで、本発明の課題は、ステアリング回
路及び３値入力を必要とせずに、出力電圧と計数時間に
関して、非対称誤り特性を持たせることができるカウン
タを提供することである。

【０００５】

【課題を解決するための手段】上述した課題解決のた
め、本発明は、複数の自己保持回路を有し、前段の自己
保持回路の出力発生を条件として次段の自己保持回路の
計数出力が発生するカウンタにおいて、自己保持回路
は、入力端の一つに故障でパルス幅が延長されることの
ない計数入力パルス信号が与えられ、回路故障で出力が
発生しない論理積演算発振器と、この論理積演算発振器
の出力を整流する整流回路と、この整流回路の後段に備
えられ遅延時間の短縮される側の故障を発生しない遅延
回路とを備えるとともに、前記遅延回路を通して前記論
理積演算発振器の入力端の一つに帰還される信号により
自己保持させるように構成され、各自己保持回路の出力
は、前記遅延回路の遅延時間よりは長い遅延時間を持ち
遅延時間の短縮される側の故障が発生しない遅延回路を
通し、前記計数入力パルスに対してアンド条件となるよ
うに、次段の自己保持回路に入力されることを特徴とす
る。

【０００６】

【作用】上記構成のカウンタによると、ステアリング回
路や３値入力を必要としない簡単な回路構成で、故障時
には、自己保持回路に振幅軸上の非対称誤り出力特性を
持たせると共に、遅延回路と入力パルスに時間軸上の非
対称誤り出力特性を持たせ、出力電圧と計数時間に関し
て、非対称誤り特性を持たせたフェイルセイフなカウン
タが得られる。

【０００７】

【実施例】図１は本発明に係るカウンタの電気回路接続
図である。この実施例では、正電源で動作するものを示
してあるが、負電源で動作する回路構成であってもよ
い。図において、１はパルス発生器であって、抵抗Ｒ１
を通して印加される電源電圧Ｖｂによって動作する。こ
のパルス発生器１は故障時にパルス幅が延長されること
のないものによって構成する。図２は、このようなパル
ス発生器１の具体的な実施例を示し、ユニジャンクショ
ン．トランジスタＵＪＴを使用した弛張発振回路となっ
ている。Ｒ２〜Ｒ４は抵抗、Ｃ１はコンデンサである。
この図２のパルス発生器は、回路故障を生じると、発振
が停止するので、故障時にパルス幅が延長されることが
ない。なお、図２においては、抵抗Ｒ４の端子電圧をパ
ルス出力として利用する回路構成となっているが、この
後段に増幅器を設けてもよい。

【０００８】ＯＳＣ１〜ＯＳＣ３は論理積演算発振器、
ＲＣ１〜ＲＣ３はこの論理積演算発振器ＯＳＣ１〜ＯＳ
Ｃ３のそれぞれの出力に接続された整流回路であって、
これらは故障時に出力が発生しない回路構成とする。こ
のような論理積演算発振器ＯＳＣ１〜ＯＳＣ３及び整流
回路ＲＣ１〜ＲＣ３は、例えば実開昭５７ー４７６４号
公報や特公昭５１ー３８２１１号公報等において公知で
ある。第３図はこれらの刊行物に開示された論理積演算
発振器の一例を示しており、トランジスタＴ１、Ｔ２を
直結すると共に、トランジスタＴ２のコレクタをツェナ
ーダイオードＺＤ１を経てトランジスタＴ３のベースに
接続し、トランジスタＴ３のコレクタに接続されたツェ
ナーダイオードＺＤ２と抵抗Ｒ７との接続点を、抵抗Ｒ
８を通してトランジスタＴ１のベースに接続させてあ
る。Ｒ５、Ｒ６はコレクタ抵抗、Ａは入力端、Ｂは電源
入力端である。

【０００９】図３に示す論理積演算発振器において、入
力端Ａに、ツェナーダイオードＺＤ１、ＺＤ２のツェナ
ー電圧ＶＺ１、ＶＺ２が、電源電圧Ｖｂに対してＶＺ
１、ＶＺ２＞Ｖｂとなる電圧が入力された場合、即ち入
力端Ａの電位が電源枠外電位となった場合、トランジス
タＴ１〜Ｔ３が順次オン、オフ動作を繰返し、出力端子
Ｃには入力端Ａに与えられる入力電圧レベルと略零レベ
ルとの間で振動する発振出力が得られる。一方、入力端
Ａに印加される入力電圧がトランジスタＴ１〜Ｔ３を動
作させるに充分なレベルに達しなかった場合や、回路に
断線故障等を生じた場合には、発振動作が停止するか
ら、出力端子Ｃには出力は発生しない。

【００１０】次に図４は整流回路ＲＣ１〜ＲＣ３の具体
的な実施例を示し、論理積演算発振器ＯＳＣ１〜ＯＳＣ
３から与えられる交流電圧Ｖ０を、ダイオードＤ１、Ｄ
２及びコンデサＣ２によって整流平滑し、出力端子Ｄか
ら整流出力を得る回路構成となっている。この整流回路
は、断線故障等を生じた場合に整流出力がなくなる。

【００１１】なお、負電源で動作させる場合には、ダイ
オードの向きを逆にすればよい。

【００１２】ここで、再び図１に戻って説明する。前記
論理積演算発振器ＯＳＣ１、ＯＳＣ２及びＯＳＣ３のそ
れぞれの入力端Ａ１、Ａ２及びＡ３には、パルス発生器
１からの計数パルスを、並列的に入力するようになって
いる。各論理積演算発振器ＯＳＣ１、ＯＳＣ２及びＯＳ
Ｃ３の計数パルス入力回路は、コンデンサＣ３とダイオ
ードＤ３を直列に接続すると共に、コンデンサＣ３とダ
イオードＤ３との接続点にクランプ用のダイオードＤ４
を接続した構成となっている。そして、ダイオードＤ４
に直流電源電位Ｖｓにクランプされ、入力端Ａ１、Ａ２
及びＡ３における電位を、入力端Ｂ１、Ｂ２及びＢ３の
電位より高い電源枠外電位に保ち、論理積演算発振器Ｏ
ＳＣ１、ＯＳＣ２及びＯＳＣ３のそれぞれに、発振動作
をさせるようになっている。

【００１３】ＤＥ１１及びＤＥ２１は前記整流回路ＲＣ
１、ＲＣ２のそれぞれに接続された遅延回路である。こ
れらの遅延回路ＤＥ１１及びＤＥ２１の出力の一部は、
帰還回路ｆ１及びｆ２を通して、論理積演算発振器ＯＳ
Ｃ１及びＯＳＣ２の入力端Ａ１及びＡ２にそれぞれ帰還
させており遅延回路ＤＥ１１及びＤＥ２１の遅延時間よ
り、論理積演算発振器ＯＳＣ１、ＯＳＣ２の入力端Ａ
１、Ａ２に入力されるパルス幅が大きい場合、論理積演
算発振器ＯＳＣ１、ＯＳＣ２がそれぞれ自己保持動作を
する。即ち、遅延回路ＤＥ１１、ＤＥ１２は、論理積演
算発振器ＯＳＣ１、ＯＳＣ２及び整流回路ＲＣ１、ＲＣ
２と共に、自己保持回路を構成する。遅延回路ＤＥ１
１、ＤＥ２１を設けなくとも、帰還回路ｆ１、ｆ２があ
れば自己保持動作はするが、この場合には、論理積演算
発振器ＯＳＣ１、ＯＳＣ２が雑音によって誤って自己保
持動作をする危険がある。遅延回路ＤＥ１１及びＤＥ１
２があれば、この雑音による自己保持の誤動作を防止す
ることができる。なお、この遅延回路ＤＥ１１、ＤＥ１
２は、帰還回路ｆ１、ｆ２のループ内に設けてもよい。

【００１４】ＤＥ１２及びＤＥ２２は各自己保持回路の
出力を、一定の遅延時間をおいて、次段の論理積演算発
振器ＯＳＣ２及びＯＳＣ３の入力端Ｂ２及びＢ３にそれ
ぞれ入力する遅延回路である。この遅延回路ＤＥ１２及
びＤＥ２２は、論理積演算発振器ＯＳＣ２及びＯＳＣ３
の入力端Ａ２及びＡ３のそれぞれに、並列的に入力され
る計数パルスでカウンタが暴走しないように挿入したも
ので、その遅延時間は、遅延回路ＤＥ１１、ＤＥ１２の
遅延時間より長い値に選定する。

【００１５】前記遅延回路ＤＥ１１、ＤＥ１２、ＤＥ２
１及びＤＥ２２は、時間の短縮される側の故障を発生し
ない遅延回路として構成する。このような遅延回路は、
四端子コンデンサを用いることにより構成できる。その
具体例を図５に示す。この第５図の実施例の場合には、
断線または短絡の何れの場合にも出力がなくなるから、
遅延時間の短縮される側の故障モードは生じない。図５
の実施例では、四端子コンデンサＣ４と抵抗Ｒ１０との
組合せで構成してあるが、抵抗Ｒ１０の代りにチョーク
コイルを用いてもよい。また、必要な遅延時間に合せて
多段構成としてもよい。

【００１６】次に図６のタイムチャートを参照して、動
作を説明する。まず、図６(a) に示すように、ｔｏ時に
電源が投入され、電源電圧Ｖｂによる計数命令が与えら
れ、図６(b) に示すように、ｔ１時にパルス発生器１が
パルス幅Ｔ３の第１発目のパルスＰ１を発生する。この
パルスＰ１は論理積演算発振器ＯＳＣ１〜ＯＳＣ３の各
入力端Ａ１〜Ａ３に並列に与えられ、コンデンサＣ３及
びダイオードＤ４のクランプ作用により、電源枠外電位
にクランプされる。ここで、論理積演算発振器ＯＳＣ２
及びＯＳＣ３の入力端Ｂ２、Ｂ３には入力が入っていな
いので、これらは動作しないが、論理積演算発振器ＯＳ
Ｃ１は入力端Ｂ１に計数命令たる電源電圧Ｖｂが入力さ
れているので、これと入力端Ａ１に与えられる電源枠外
電位の入力Ｐ１とにより発振動作が開始され、論理積演
算発振器ＯＳＣ１、これに接続された整流回路ＲＣ１に
図６(c) に示すような出力が得られる。そして、この出
力が出てから、遅延時間Ｔ１をおいて、遅延回路ＤＥ１
１から図６(d) に示すような出力が発生する。この遅延
回路ＤＥ１１の出力の一部は帰還回路ｆ１を通して論理
積演算発振器ＯＳＣ１の入力端Ａ１に入力される。ここ
で、遅延時間Ｔ１は、パルスＰ１のパルス幅Ｔ３に対し
てＴ３＞Ｔ１の関係にあるから、論理積演算発振器ＯＳ
Ｃ１が自己保持動作をする。

【００１７】遅延回路ＤＥ１１の出力は、遅延回路ＤＥ
１２を通して次段の自己保持回路を構成する論理積演算
発振器ＯＳＣ２の入力端Ｂ２に入力される。遅延回路Ｄ
Ｅ１２は、入力端Ａ２へのパルス入力がなくなってから
出力が出るような遅延時間を持つから、遅延回路ＤＥ１
２からの出力が与えられても、論理積演算発振器ＯＳＣ
２には出力は発生しない。次にｔ２時に第２発目のパル
スＰ２が発生すると、論理積演算発振器ＯＳＣ１の自己
保持動作により、遅延回路ＤＥ１２からの出力が継続し
て入力端Ｂ２に入力されているので、論理積演算発振器
ＯＳＣ２及び整流回路ＲＣ２に図６(f) に示すように出
力が発生する。即ち論理積演算発振器ＯＳＣ２は２発目
のパルスが発生したことをカウントする。論理積演算発
振器ＯＳＣ２は、遅延回路ＤＥ２１及び帰還回路ｆ２を
通して入力端Ａ２に入力される帰還信号により自己保持
される。

【００１８】以上の動作は、自己保持回路の段数ｎだけ
繰返され、最終段の論理積演算発振器がｎ発目のパルス
をカウントするカウンタが得られる。この実施例では段
数が３であるので、最終段の論理積演算発振器ＯＳＣ３
は、図６(i) に示すように、３発目のパルスＰ３を計数
することになる。

【００１９】次にフェイルセイフ性について説明する。

【００２０】まず、パルス発生器１は故障時にパルス幅
が延長されることがないから、例えば遅延回路ＤＥ１
２、ＤＥ２２の出力がその前に与えられた計数パルス信
号と重なり、計数が誤って進む等の事態を招くことがな
い。従って、最終段の出力が出るまでの時間が短縮され
ることがなくフェイルセイフである。

【００２１】また、論理積演算発振器ＯＳＣ１〜ＯＳＣ
３及び整流回路ＲＣ１、ＲＣ２に回路故障を生じた場合
は出力が発生せず、従って次段の自己保持回路に出力を
発生できないから、最終段の出力が出るまでの時間が延
長される側となり、フェイルセイフである。

【００２２】次に遅延回路ＤＥ１１、ＤＥ１２、ＤＥ２
１及びＤＥ２２に回路故障を生じた場合、出力がなくな
り、遅延時間が長くなる故障モードとなるから、フェイ
ルセイフである。

【００２３】更にパルス発生器１から各自己保持回路へ
のパルス入力回路に関しては、次の通りフェイルセイフ
性が保たれる。（イ）コンデンサＣ３の故障短絡時には入力端Ａ１、Ａ２及びＡ３における電位を電
源枠外電位に保つことができないので、論理積演算発振
器ＯＳＣ１〜ＯＳＣ３が発振しない。また、開放故障時
にはパルス発生器１からのパルスが入力されないから、
論理積演算発振器ＯＳＣ１〜ＯＳＣ３が発振しない。（ロ）ダイオードＤ４の故障短絡時にはパルス発生器１から入力端Ａ１、Ａ２及びＡ
３に対してパルス入力が入らない。開放時にはコンデン
サＣ３の蓄積電荷を放電するループがなくなるので、パ
ルスを入力することができない。（ハ）ダイオードＤ３の故障短絡時には自己保持動作がなされない。たとえば、論理
積演算発振器ＯＳＣ１のダイオードＤ３が短絡すれば、
入力パルスが消滅したとき、ダイオードＤ４からコンデ
ンサＣ３へ放電電流が流れるので、このとき、入力端Ａ
１は、電位Ｖｓとなって発振を停止し、自己保持できな
い。また、開放時にはパルスが入力できない。

【００２４】つまり、断線、短絡の何れの故障の場合に
も、出力がなくなるかまたは最終出力の発生する時間が
延長される側となるから、フェイルセイフである。

【００２５】

【本発明の効果】以上述べたように、本発明は、複数の
自己保持回路を有し、前段の自己保持回路の出力発生を
条件として次段の自己保持回路の計数出力が発生するカ
ウンタにおいて、自己保持回路は、入力端の一つに故障
でパルス幅が延長されることのない計数入力パルス信号
が与えられ、回路故障で出力が発生しない論理積演算発
振器と、この論理積演算発振器の出力を整流する整流回
路と、この整流回路の後段に備えられ遅延時間の短縮さ
れる側の故障を発生しない遅延回路とを備えるととも
に、前記遅延回路を通して前記論理積演算発振器の入力
端の一つに帰還される信号により自己保持させるように
構成され、各自己保持回路の出力は、前記遅延回路の遅
延時間よりは長い遅延時間を持ち遅延時間の短縮される
側の故障が発生しない遅延回路を通し、前記計数入力パ
ルスに対してアンド条件となるように、次段の自己保持
回路に入力されることを特徴とするから、ステアリング
回路や３値入力を必要としない簡単な回路構成で、故障
時には、自己保持回路に振幅軸上の非対称誤り出力特性
を持たせると共に、遅延回路と入力パルスに時間軸上の
非対称誤り出力特性を持たせ、出力電圧と計数時間に関
して、非対称誤り特性を持たせたフェイルセイフなカウ
ンタを提供することができる。

【図面の簡単な説明】

【図１】本発明に係るカウンタの電気回路図である。

【図２】本発明に用い得るパルス発生器の電気回路図で
ある。

【図３】同じく論理積演算発振器の電気回路図である。

【図４】同じく整流回路の電気回路図である。

【図５】同じく遅延回路の電気回路図である。

【図６】本発明に係るカウンタの動作を説明するための
タイムチャートである。

【参照符合】

１パルス発生器ＯＳＣ１〜ＯＳＣ３論理積演算発振器ＲＣ１〜ＲＣ３整流回路ＤＥ１１、ＤＥ１２、ＤＥ２１、ＤＥ２２遅延回路

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【手続補正書】

【提出日】平成５年４月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】明細書

【発明の名称】カウンタ

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計数命令があって所定
時間後に出力電圧が発生し、回路故障時には出力電圧を
発生しないか、または計数時間が延長される側に誤るフ
ェイルセーフなカウンタに関する。このようなカウンタ
は、例えば踏切警報装置において、鳴動停止を所定時間
後に行なう時のタイマとして利用される。

【０００２】

【従来の技術】従来のこの種のカウンタとしては、本願
出願人によって出願された特開昭57ー41702号公報に開示
されたものが公知である。

【０００３】

【発明が解決しようとする課題】しかし、上述した先行
技術においては、ステアリング回路を有し、３値入力を
必要とするため、回路構成が複雑化する傾向にある。

【０００４】そこで、本発明の課題は、ステアリング回
路及び３値入力を必要とせずに、出力電圧と計数時間に
関して、計数が遅れる方向の非対称誤り特性を持たせる
ことができるフェイルセーフなカウンタを提供すること
である。

【０００５】

【課題を解決するための手段】上述した課題解決のた
め、本発明は、互いに並列に接続されたｎ段の記憶回路
と、パルス発生器とを含むカウンタであって、前記記憶
回路のそれぞれは、自己保持回路と、遅延回路とを有し
ており、前記自己保持回路は、論理積演算発振器を含
み、前記論理積演算発振器は、第１入力端子に与えられ
るプリセット信号と、第２入力端子に逆流阻止回路を経
て与えられるセット信号との論理積により出力信号を生
じ、その出力信号を前記第２入力端子に帰還して自己保
持動作をする回路を構成しており、前記遅延回路は、前
記自己保持回路の出力信号が出力された後、所定の時間
遅れをもって出力信号を生じる回路であり、初段の記憶
回路を構成する論理積演算発振器の第１入力端子に前記
プリセット信号が計数開始命令として外部から与えら
れ、初段の記憶回路を除く他の記憶回路を構成する論理
積演算発振器の第１入力端子に前段の記憶回路の出力信
号が前記プリセット信号として供給され、前記パルス発
生器は、初段の記憶回路を構成する論理積演算発振器の
前記第１入力端子に前記プリセット信号が計数開始命令
として外部から与えられ後、前記論理積演算発振器の全
ての前記第２入力端子に前記セット信号を供給する。

【０００６】

【作用】初段の記憶回路では、論理積演算発振器の第１
入力端子に計数開始命令としてプリセット信号が与えら
れ、第２入力端子にパルス発生器からセット信号が入力
されたとき入力論理が成立し、論理積演算発振器が発振
動作をする。そして、発振動作に伴う論理積の出力信号
を生じると共に、自己保持動作をする。論理積の出力信
号は、遅延回路によって決定される所定の遅延時間をも
って次段の記憶回路を構成する論理積演算発振器の第２
入力端子に供給される。

【０００７】次段の論理積演算発振器では、第２入力端
子にパルス発生器からセット信号が入力されるタイミン
グで、このセット信号と、遅延回路を介して前段の論理
積演算発振器から供給されるプリセット信号とによる入
力論理が成立し、次段の論理積演算発振器が発振動作及
び自己保持動作をし、論理積の出力信号を生じる。この
動作をセット信号が発生する度に論理積演算発振器の段
数だけ繰り返し、最終的に、論理積演算発振器の段数に
応じた数ｎに応じたｎ番目のセット信号をカウントし、
その結果を出力するカウンタが得られる。

【０００８】論理積演算発振器は、入力端子の電位が電
源枠外電位にある場合に発振動作をし、回路故障で出力
が発生しない回路である。入力論理が成立しない場合及
び回路に故障が生じた場合は発振動作をせず、出力信号
が発生しない。従って次段の論理積演算発振器に出力信
号を供給できないから、最終段の出力信号が出るまでの
時間が延長される側となる。

【０００９】

【実施例】図１は本発明に係るカウンタの電気回路接続
図である。この実施例では、正電源で動作するものを示
してあるが、負電源で動作する回路構成であってもよ
い。図において、１はパルス発生器であって、抵抗R₁を
介して印加される入力電圧Vbによって動作する。パルス
発生器１は故障時にパルス幅が延長されることのないも
の、またはパルスが発生しない特性を有するものによっ
て構成する。図２は、このようなパルス発生器１の具体
的な実施例を示し、ユニジャンクション．トランジスタ
UJTを使用した弛張発振回路となっている。R₂、R₃、R₄は
抵抗、C₁はコンデンサである。図２のパルス発生器は回
路に故障が生じると発振が停止するので、故障時に出力
パルスを生じることがない。即ち、故障時にパルス幅が
延長されることがない。図２においては、抵抗R₄の端子
電圧をパルス出力として利用する回路構成となっている
が、この後段に増幅器を設けてもよい。OSC₁、OSC₂、OSC₃
は論理積演算発振器、RC₁、RC₂、RC₃は論理積演算発振器OS
C₁、OSC₂、OSC₃のそれぞれの出力側に接続された整流回路
である。

【００１０】論理積演算発振器OSC₁、OSC₂、OSC₃は、第１
入力端子B₁、B₂、B₃及び第２入力端子A₁、A₂、A₃を持ち、第
２入力端子A₁、A₂、A₃にプリセット信号が与えられ、第１
入力端子B₁、B₂、B₃にセット信号が与えられる。プリセッ
ト信号は故障でパルス幅が延長されることのない信号と
して与えられる。論理積演算発振器OSC₁、OSC₂、OSC₃は、
入力端子(A₁、A₂、A₃)、(B₁、B₂、B₃)の電位が電源電位Vsよ
りも高い電位（電源枠外電位と称する）にあるときに発
振動作をし、セット信号と、プリセット信号との論理積
の出力信号を生じると共に、回路が故障したとき出力信
号が発生しない回路を構成している。

【００１１】RC₁、RC₂、RC₃は論理積演算発振器OSC₁、OS
C₂、OSC₃のそれぞれの出力側に接続された整流回路であ
り、回路の故障で整流出力を生じない回路を構成してい
る。

【００１２】論理積演算発振器OSC₁、OSC₂、OSC₃及び整流
回路RC₁、RC₂、RC₃の構成及びその組合せは、例えば実開
昭57ー4764号公報、特公昭51ー38211号公報または特公昭4
5ー29054号公報等において公知である。図３はこれらの
刊行物に開示された論理積演算発振器の一例を示してお
り、トランジスタT₁、T₂を直結すると共に、トランジス
タT₂のコレクタをツェナーダイオードZD₁を介してトラ
ンジスタT₃のベースに接続し、トランジスタT₃のコレク
タに接続されたツェナーダイオードZD₂と抵抗R₇との接
続点を、抵抗R₈を介してトランジスタT₁のベースに接続
させてある。R₅、R₆はそれぞれトランジスタT₁、T₂のコレ
クタ抵抗、X₁、X₂、X₃は入力端子、Ｙは電源入力線、Ｚは
出力線である。

【００１３】図３に示す論理積演算発振器において、ツ
ェナーダイオードZD₁、ZD₂のツェナー電圧Vz₁、Vz₂は電源
電圧Vsにほぼ等しいか僅かに高い電圧である。電源電位
よりも高い電圧が入力端子X₁、X₂、X₃に同時に入力された
場合、即ち、入力端子X₁、X₂、X₃に電源電位Vsよりも高い
電位（電源枠外電位）が与えられた場合、トランジスタ
T₁、T₂、T₃が順次オン、オフ動作を繰返し、出力線Ｚには
入力端子X₃に与えられる入力電圧レベルと略零レベルと
の間で振動する交流の発振出力が得られる。入力端子
X₁、X₂、X₃に印加される入力電圧が電源電位Vsよりも高い
場合であっても、トランジスタT₁、T₂、T₃を動作させるに
充分なレベルに達していないか、もしくは電源電位Vsに
等しい場合や、回路に故障等を生じた場合には、発振で
きないから、出力線Ｚには交流出力信号は発生しない。

【００１４】図３の論理積演算発振器を用いて、図１に
示す本発明に係る論理積演算発振器OSC₁、OSC₂、OSC₃を構
成するには、実開昭57ー4764号公報や特公昭５１ー３８
２１１号公報等に教示される如く、入力端子X₁、X₂、X₃の
うちの２つ、例えば入力端子X₁と入力端子X₂とを共通に
接続すると共に、残りの入力端子X₃を独立させて２入力
ANDゲートとし、入力端子X₁及び入力端子X₂の組をプリ
セット信号を入力するための第２入力端子A₁（または
A₂、A₃）とし、入力端子X₃をセット信号を入力するため
の第１入力端子B₁（またはB₂、B₃）として用いる。そし
て、論理積演算発振器OSC₁、OSC₂、OSC₃の出力線Ｚよりセ
ット信号とプリセット信号との論理積の出力信号を取り
出す。

【００１５】次に図４は、前述の実開昭57ー4764号公報
や特公昭51ー38211号公報等に開示された整流回路RC₁、RC
₂、RC₃の具体的な実施例を示し、論理積演算発振器OSC₁、
OSC₂、OSC₃から与えられる交流電圧Voを、ダイオードD₁、
D₂及びコンデサC₀、によって整流平滑し、出力線Ｄから
倍電圧整流出力信号を得る回路構成となっている。この
整流回路は、断線故障等を生じた場合に整流出力信号が
なくなる。ダイオードD₁のアノードとコンデンサの一端
とを共通に結ぶ線が電源電位Vsになる。

【００１６】なお、負電源で動作させる場合には、図３
のPNPトランジスタT₁、T₂、T₃を、NPNトランジスタに代
え、ツェナーダイオードの向きを逆にし、図４のダイオ
ードを逆向きにすればよい。また、パルス発生器１は図
２でVsを零電位（アース電位）として、図のアース側に
負電源を与える構成にすれば、PUT発振回路を負電源で
発振させることができる。

【００１７】再び図１に戻って説明する。論理積演算発
振器OSC₁、OSC₂、OSC₃のそれぞれの第２入力端子A₁、A₂、A₃
には、パルス発生器１からのプリセット信号を、それぞ
れ、逆流阻止用のダイオードD₃を経て、並列的に入力す
るようになっている。各論理積演算発振器OSC₁、OSC₂、OS
C₃にプリセット信号を入力する回路は、コンデンサC₃と
逆流阻止用ダイオードD₃を直列に接続すると共に、コン
デンサC₃とダイオードD₃との接続点にクランプ用ダイオ
ードD₄を接続した構成となっている。ダイオードD₃はパ
ルス発生器１の出力信号が低レベル（論理値０）になっ
たとき帰還回路fi(i=1,2)の帰還信号が低レベルになら
ないように挿入された逆阻止用ダイオードである。

【００１８】ダイオードD₄のアノードは電源電位Vsに接
続されており、第２入力端子A₁、A₂、A₃の電位を、電源枠
外電位に保ち、論理積演算発振器OSC₁、OSC₂、OSC₃のそれ
ぞれに、発振動作をさせるようになっている。

【００１９】DE₁₁及びDE₂₁は整流回路RC₁、RC₂のそれぞ
れの後段に接続された遅延回路である。遅延回路DE₁₁、D
E₂₁のそれぞれは、整流回路RC₁、RC₂から整流出力信号が
与えられた時を基準にして所定の時間遅れをもって出力
信号を生じる。遅延回路DE₁₁、DE₂₁のそれぞれは、遅延
時間の短縮される側の故障を発生しない回路として構成
される。

【００２０】f₁、f₂は帰還回路である。帰還回路f₁、f₂の
それぞれは、遅延回路DE₁₁、DE₂₁の出力信号の一部を、
論理積演算発振器OSC₁、OSC₂の第２入力端子A₁、A₂にそれ
ぞれ帰還させており、遅延回路DE₁₁、DE₂₁の遅延時間よ
り、論理積演算発振器OSC₁、 OSC₂の第２入力端子A₁、A₂
に入力されるパルス幅が大きい場合、論理積演算発振器
OSC₁、OSC₂がそれぞれ自己保持をする。即ち、第１入力
端子B₁、B₂、B₃のそれぞれの電位を電源枠外電位に保つ入
力電圧がある限り、例え第２入力端子A₁、A₂、A₃の入力信
号が消滅しても、論理積演算発振器OSC₁、OSC₂、OSC₃は発
振し続ける。第１入力端子B₁、B₂、B₃のそれぞれの入力電
圧がその電位を電源枠外電位に保てなくなると、発振が
停止する。この作用により、第２入力端子A₁（または
A₂、A₃）の入力電圧Vb が消滅しても、第１入力端子B
₁（またはB₂、B₃）の入力電圧がある間は発振を持続す
る。帰還回路f₁、f₂は例えば抵抗やダイオード等を含ん
で構成することができる。

【００２１】論理積演算発振器OSC₁、OSC₂は、遅延回路D
E₁₁、DE₂₁を設けなくとも、帰還回路f₁、 f₂があれば自己
保持動作はするが、この場合には、論理積演算発振器OS
C₁、OSC₂が雑音によって誤って自己保持動作をする危険
がある。遅延回路DE₁₁、DE₂₁があれば、この雑音による
自己保持の誤動作を防止することができる。遅延回路DE
₁₁、DE₂₁を帰還回路f₁、f₂のループ内に設けることもでき
る。また、整流回路RC₁、RC₂の一部として含ませること
もできる。

【００２２】論理積演算発振器OSC₁、OSC₂、OSC₃の内、初
段の論理積演算発振器OSC₁はプリセット信号が計数開始
命令として外部から与えられ、他の論理積演算発振器OS
C₂、OSC₃は、プリセット信号が遅延回路DE₁₂、DE₂₂を介
し、前段の記憶回路から入力される。DE₁₂、DE₂₂は、論
理積演算発振器OSC₁、OSC₂の出力信号を、一定の遅延時
間をおいて、次段の論理積演算発振器OSC₂、OSC₃の第１
入力端子B₂、B₃にそれぞれ入力するための遅延回路であ
る。遅延回路DE₁₂、DE₂₂は、論理積演算発振器OSC₂、OSC₃
の第２入力端子A₂、A₃のそれぞれに、並列的に入力され
るプリセット信号でカウンタが暴走しないように挿入さ
れており、その遅延時間が遅延回路DE₁₁、DE₂₁の遅延時
間より長い値に設定される。

【００２３】遅延回路DE₁₁、DE₁₂、DE₂₁、DE₂₂は、遅延時
間の短縮される側の故障を発生しない遅延回路として構
成する。このような遅延回路は、本願出願人の出願に係
る特開昭57ー157623号公報に記載の技術を用いて構成す
ることができるが、余り長時間の遅れを必要としない場
合は、四端子コンデンサを用いて構成することもでき
る。その具体例を図５に示す。図５の実施例の場合に
は、断線または短絡の何れの故障でも出力信号がなくな
るから、遅延時間の短縮される側の故障モードは生じな
い。図５の実施例では、四端子コンデンサC₄と抵抗R₁₀
との組合せで構成してあるが、必要な遅延時間に合せて
多段構成としてもよい。

【００２４】なお、図１において、論理積演算発振器OS
C₃の関して遅延回路DE₁₁、DE₂₁に対応にする遅延回路DE
₃₁と帰還回路f₁、f₂に対応する帰還回路f₃と遅延回路DE
₁₂、DE₂₂に対応する遅延回路DE₃₂は省略して図示してな
い。そして各々、論理積演算発振器OSCi(i=1、2、3)と整
流回路RCi(i=1,2,3)と遅延回路DEi(i=1,2,3)と帰還回路
fi(i=1、2、(3)) と遅延回路DEi₂(i=1,2,3)で構成される
回路は論理積演算積演算発振器の出力信号が発生してか
ら、所定の遅れをもって出力信号が発生するような記憶
回路を構成しており、図１ではこのような記憶回路が２
段示されていることになる。

【００２５】次に図６のタイムチャートを参照して、動
作を説明する。図６で示す信号の高レベル（以下Ｈレベ
ルと称する）は電源電位Vsよりも高い電位で論理積演算
発振器OSC₁、OSC₂、OSC₃が発振できる電位であり、低レベ
ル（以下Ｌレベルと称する）は論理積演算発振器OSC₁、O
SC₂、OSC₃が発振できない電位を示している。まず、図６
(a) に示すように、回路の電源が投入されると（時刻t₀
とする）、パルス発生器１及び論理積演算発振器OSC₁の
第１入力端子B₁に、入力電圧Vbが与えられる。入力電圧
Vbは論理積演算発振器OSC₁が発振できるＨレベルの電位
であり、電源投入に伴って入力されるこの電圧Vbはセッ
ト信号が論理積演算発振器OSC₁の第１入力端子B₁に与え
られる。これと共に、入力電圧Vbをパルス発生器１と抵
抗R₁とで分圧された電圧Vsがクランプ用ダイオードD₄に
与えられ、これが論理積演算発振器OSC₁、OSC₂、OSC₃の電
源電位Vsとなる。即ち、Vsはパルス発生器１と論理積演
算発振器OSC₁、OSC₂、OSC₃の共通の電源となる。

【００２６】入力電圧Vbは抵抗R₁を介してパルス発生器
１にも与えられ、パルス発生器１が図６(b) に示すよう
に、時刻t₀から遅れた時刻ｔ₁にパルス幅T₃の第１番目
のセット信号P₁を発生する。このセット信号P₁は論理積
演算発振器OSC₁、OSC₂、OSC₃の各第２入力端子A₁、A₂、A₃に
並列的に与えられ、コンデンサC₃及びダイオードD₄のク
ランプ動作により、第２入力端子A₁、A₂、A₃に電源電位Vs
より高い電位の入力信号として入力される。ここで、論
理積演算発振器OSC₂、OSC₃の第１入力端子B₂、B₃には未だ
入力信号が入っていないので、論理積演算発振器OSC₂、O
SC₃は動作しない。論理積演算発振器OSC₁は第１入力端
子B₁にプリセット信号となる入力電圧Vbが入力されてい
るので、このプリセット信号Vbと、第２入力端子A₁に与
えられる電源枠外電位のＨレベルのセット信号P₁とによ
り発振動作が開始され、論理積演算発振器OSC₁に接続さ
れた整流回路RC₁には図６(c) に示すようなＨレベルの
出力信号が生成される。そして、この出力信号が生じて
後、遅延時間T₁をおいて、遅延回路DE₁₁から図６(d) に
示すような出力信号が発生する。この遅延回路DE₁₁の出
力信号の一部は帰還回路f₁を介して論理積演算発振器OS
C₁の第２入力端子A₁に入力される。ここで、遅延時間T₁
は、セット信号P₁のパルス幅T₃に対してＴ₃＞Ｔ₁ の関係にあるから、論理積演算発振器OSC₁が自己保持さ
れる。

【００２７】遅延回路DE₁₁の出力信号は、遅延回路DE₁₂
を介して次段の論理積演算発振器OSC₂の第１入力端子B₂
に入力される。遅延回路DE₁₂は、第２入力端子A₂への第
１番目のパルス入力がなくなってから出力が出るような
遅延時間を持つから、遅延回路DE₁₂からの出力が与えら
れても、次に発生する第２番目のパルス入力P₂が入力さ
れるまで論理積演算発振器OSC₂には出力信号は発生しな
い。次に時刻t₂に第２番目のセット信号P₂がパルス発生
器１で発生すると、論理積演算発振器OSC₁の自己保持動
作により遅延回路DE₁₂からの出力信号が継続して第１入
力端子B₂に入力されているので、論理積演算発振器OSC₂
の出力側整流回路RC₂に図６(f) に示すようにＨレベル
の出力信号が発生する。即ち論理積演算発振器OSC₂は２
番目のパルスが発生したことをカウントする。論理積演
算発振器OSC₂は、遅延回路DE₂₁及び帰還回路f₂を介して
第２入力端子A₂に入力される帰還信号によりセット信号
P₂を自己保持する。

【００２８】以上の動作は、パルス発生器１から計数す
べきパルス信号P₁、P₂・・・・P_nが並列的に入力される論理
積演算発振器の数ｎだけ繰返され、最終段の論理積演算
発振器OSC_nがｎ番目のパルスをカウントするカウンタと
して動作が繰り返される。この実施例では段数が３であ
るので、最終段の論理積演算発振器OSC₃は、図６(i)に
示すように、３番目のセット信号P₃を計数することにな
る。そして、計数命令が論理値０になったとき（入力電
圧Vbが消滅したとき）すべての論理積演算発振器はリセ
ットされることになる。

【００２９】次にフェイルセーフ性について説明する。

【００３０】まず、パルス発生器１は故障時にパルス幅
が延長されることがないから、例えば、遅延回路DE₁₂、D
E₂₂の出力がその前に与えられたセット信号と重なり、
計数が誤って進むような事態を招くことがない。従っ
て、最終段の出力信号が出るまでの時間が短縮されるこ
とがない。

【００３１】また、論理積演算発振器OSC₁、OSC₂、OSC₃及
び整流回路RC₁、RC₂に回路に故障が生じた場合は出力信
号が発生せず、従って次段の自己保持回路に出力信号を
発生できないから、最終段の出力信号が出るまでの時間
が延長される側となる。

【００３２】次に遅延回路DE₁₁、DE₁₂、DE₂₁、DE₂₂に回路
の故障が生じた場合、出力信号がなくなり、遅延時間が
長くなる故障モードとなる。

【００３３】更にパルス発生器１から各論理積演算発振
器OSC₁、OSC₂、OSC₃へのパルス入力回路に関しては、次の
通りフェイルセーフ性が保たれる。（イ）コンデンサC₃の故障短絡時には第２入力端子A₁、A₂、A₃における電位を電源枠
外電位に保つことができないので、論理積演算発振器OS
C₁、OSC₂、OSC₃が発振できない。また、開放故障時にはパ
ルス発生器１からのパルスが入力されないから、論理積
演算発振器OSC₁、OSC₂、OSC₃が発振しない。（ロ）ダイオードD₄の故障短絡時にはパルス発生器１から第２入力端子A₁、A₂、A₃に
対してパルスが入力されない。開放時にはコンデンサC₃
の蓄積電荷を放電するルートがなくなるので、入力パル
スは入力端子Ai(i=1、2、3)に供給されることがない。（ハ）ダイオードD₃の故障短絡時には自己保持動作がなされない。例えば、論理積
演算発振器OSC₁のダイオードD₃が短絡されれば、入力パ
ルスが消滅したとき（Ｌレベルになったとき）、ダイオ
ードD₄からコンデンサC₃へ放電電流が流れるので、この
とき、第２入力端子A₁は、電位Vsとなって発振が停止
し、自己保持されない。また、開放時にはパルスが入力
されない。

【００３４】つまり、断線、短絡の何れの故障の場合に
も、出力信号がなくなるかまたは最終出力信号の発生す
る時間が延長される側となる。

【００３５】

【発明の効果】以上述べたように、本発明によれば、次
のような効果が得られる。（ａ）論理積演算発振器の段数に応じた数ｎに応じたｎ
番目のセット信号をカウントし、その結果を出力するカ
ウンタを提供できる。（ｂ）ステアリング回路や３値入力を必要としない簡単
な回路構成で故障時には、自己保持回路に振幅軸上の非
対称誤り出力特性を持たせると共に、遅延回路と入力パ
ルスに時間軸上の非対称誤り出力特性を持たせ、出力電
圧と計数時間に関して、非対称誤り特性を持たせたフェ
イルセーフなカウンタを提供できる。（ｃ）各論理積演算発振器へのパルス入力に関しては、
故障でパルス幅が延長されることのないセット信号を与
え、フェイルセーフ性を保つことができる。