JPH0774349A - Ｌｌｄ構造のｍｏｓ−ｆｅｔ - Google Patents
Ｌｌｄ構造のｍｏｓ−ｆｅｔInfo
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- JPH0774349A JPH0774349A JP24064293A JP24064293A JPH0774349A JP H0774349 A JPH0774349 A JP H0774349A JP 24064293 A JP24064293 A JP 24064293A JP 24064293 A JP24064293 A JP 24064293A JP H0774349 A JPH0774349 A JP H0774349A
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- Japan
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- region
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- mos
- fet
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Abstract
(57)【要約】
【目的】 ホットキャリアによる性能劣化を抑制し、か
つ短チャンネル効果が生じにくいＭＯＳ−ＦＥＴを提供
すること。 【構成】 深さ方向の不純物濃度が最大となる位置をｎ
- 領域（低不純物濃度領域）４よりもｎ+ 領域（高不純
物濃度領域）５の方を0.05μm 以上深く形成する。
つ短チャンネル効果が生じにくいＭＯＳ−ＦＥＴを提供
すること。 【構成】 深さ方向の不純物濃度が最大となる位置をｎ
- 領域（低不純物濃度領域）４よりもｎ+ 領域（高不純
物濃度領域）５の方を0.05μm 以上深く形成する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ−ＦＥＴに係り、
特にＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ）
構造を有するＭＯＳ−ＦＥＴに関する。
特にＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ）
構造を有するＭＯＳ−ＦＥＴに関する。
【０００２】
【従来の技術】従来、ＬＤＤ構造を有するＭＯＳ−ＦＥ
Ｔにおいてソース/ ドレイン領域の形成は、低不純物濃
度領域（以下ｎ- 領域）も、高不純物領域（ｎ+ 領域）
も共に同程度の深さに不純物を注入することにより形成
していた。例えばｎ- 領域の不純物としてリンを注入エ
ネルギー30KeV 、ドーズ量1 ×1013cm-2の条件で、また
ｎ+ 領域の不純物としてヒ素を50KeV 、5 ×1015cm-2の
条件で行っていた。この場合、不純物濃度が最大となる
位置はＳｉ基板表面から深さ方向にリンの場合0.037 μ
m 程度、ヒ素の場合0.032 μm 程度となり、これは後工
程の熱処理を行っても殆ど変化しない。
Ｔにおいてソース/ ドレイン領域の形成は、低不純物濃
度領域（以下ｎ- 領域）も、高不純物領域（ｎ+ 領域）
も共に同程度の深さに不純物を注入することにより形成
していた。例えばｎ- 領域の不純物としてリンを注入エ
ネルギー30KeV 、ドーズ量1 ×1013cm-2の条件で、また
ｎ+ 領域の不純物としてヒ素を50KeV 、5 ×1015cm-2の
条件で行っていた。この場合、不純物濃度が最大となる
位置はＳｉ基板表面から深さ方向にリンの場合0.037 μ
m 程度、ヒ素の場合0.032 μm 程度となり、これは後工
程の熱処理を行っても殆ど変化しない。
【０００３】
【発明が解決しようとする課題】しかしながら、図４に
示すように従来のソース/ドレイン領域においてはｎ-領
域４およびｎ+ 領域５も共に同程度の深さに不純物を注
入していたために、トランジスタＯＮ状態ではＳｉ基板
の表面（すなわちゲート酸化膜２およびゲート側壁酸化
膜３近傍）をキャリアが移動し、ゲート酸化膜２および
ゲート側壁酸化膜３へホットキャリアが侵入しやすい構
造となっていた。なお、１はゲート電極である。
示すように従来のソース/ドレイン領域においてはｎ-領
域４およびｎ+ 領域５も共に同程度の深さに不純物を注
入していたために、トランジスタＯＮ状態ではＳｉ基板
の表面（すなわちゲート酸化膜２およびゲート側壁酸化
膜３近傍）をキャリアが移動し、ゲート酸化膜２および
ゲート側壁酸化膜３へホットキャリアが侵入しやすい構
造となっていた。なお、１はゲート電極である。
【０００４】また上記対策としてｎ- 領域の注入エネル
ギーを増大させｎ- 領域の不純物が最大となる位置をＳ
ｉ基板表面より内部に形成する方法も提案されている。
たとえば、ｎ- 領域の不純物注入エネルギーを70KeV 程
度に大きくして、最大濃度位置を0.09μm と深くする方
法が行われている。この場合、ホットキャリア発生位置
がSi基板のより深い位置に移るので、ゲート酸化膜およ
びゲート側壁酸化膜へのキャリアの侵入が減少し、ホッ
トキャリア耐圧が向上する。しかし、不純物の注入エネ
ルギーを増大させると、チャンネル内側へのｎ- 領域へ
の入り込みが大きくなり、ＯＦＦ時のリーク電流が増大
する等, 短チャンネル効果による性能劣化が問題となっ
ていた。
ギーを増大させｎ- 領域の不純物が最大となる位置をＳ
ｉ基板表面より内部に形成する方法も提案されている。
たとえば、ｎ- 領域の不純物注入エネルギーを70KeV 程
度に大きくして、最大濃度位置を0.09μm と深くする方
法が行われている。この場合、ホットキャリア発生位置
がSi基板のより深い位置に移るので、ゲート酸化膜およ
びゲート側壁酸化膜へのキャリアの侵入が減少し、ホッ
トキャリア耐圧が向上する。しかし、不純物の注入エネ
ルギーを増大させると、チャンネル内側へのｎ- 領域へ
の入り込みが大きくなり、ＯＦＦ時のリーク電流が増大
する等, 短チャンネル効果による性能劣化が問題となっ
ていた。
【０００５】本発明は上記問題点を解決しようとするも
ので、その目的はホットキャリアによる性能劣化を抑制
し、かつ短チャンネル効果が生じにくいＭＯＳ−ＦＥＴ
を提供することである。
ので、その目的はホットキャリアによる性能劣化を抑制
し、かつ短チャンネル効果が生じにくいＭＯＳ−ＦＥＴ
を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、ｎ- 濃度領域よりもｎ+ 領域を半導体基板の深い領
域に形成することを考案した。すなわち、本発明は半導
体基板に不純物を注入して形成したｎ- 濃度領域および
ｎ+ 領域からなるソース/ ドレイン拡散領域を有するＬ
ＤＤ構造のＭＯＳ−ＦＥＴにおいて、前記ソース/ ドレ
イン拡散領域の深さ方向の不純物濃度が最大となる位置
が前記ｎ- 領域よりも前記ｎ+ 領域の方が0.05μm 以上
深いところに位置する低濃度不純物領域および高濃度不
純物領域からなるソース／ドレイン拡散領域を有するこ
とを特徴とする。
に、ｎ- 濃度領域よりもｎ+ 領域を半導体基板の深い領
域に形成することを考案した。すなわち、本発明は半導
体基板に不純物を注入して形成したｎ- 濃度領域および
ｎ+ 領域からなるソース/ ドレイン拡散領域を有するＬ
ＤＤ構造のＭＯＳ−ＦＥＴにおいて、前記ソース/ ドレ
イン拡散領域の深さ方向の不純物濃度が最大となる位置
が前記ｎ- 領域よりも前記ｎ+ 領域の方が0.05μm 以上
深いところに位置する低濃度不純物領域および高濃度不
純物領域からなるソース／ドレイン拡散領域を有するこ
とを特徴とする。
【０００７】また、ｎ- 領域の基板表面側およびチャン
ネル領域外側に逆極性の不純物を注入することを考案し
た。すなわち、請求項２に係わる発明は、前記ＬＤＤ構
造のＭＯＳ−ＦＥＴにおいて、前記低濃度不純物領域と
逆特性の不純物領域を低濃度不純物領域の基板表面側お
よびチャンネル領域外側に設けたことを特徴とする。
ネル領域外側に逆極性の不純物を注入することを考案し
た。すなわち、請求項２に係わる発明は、前記ＬＤＤ構
造のＭＯＳ−ＦＥＴにおいて、前記低濃度不純物領域と
逆特性の不純物領域を低濃度不純物領域の基板表面側お
よびチャンネル領域外側に設けたことを特徴とする。
【０００８】また、ｎ- 領域よりも深くエッチングした
半導体基板領域にｎ+ 領域を形成することを考案した。
すなわち、請求項３に係わる発明は、前記ＬＤＤ構造の
ＭＯＳ−ＦＥＴにおいて、前記ｎ- 領域よりも0.05μｍ
以上エッチングした半導体基板領域に不純物注入工程を
行うことによって形成したｎ+ 領域を有することを特徴
とする。
半導体基板領域にｎ+ 領域を形成することを考案した。
すなわち、請求項３に係わる発明は、前記ＬＤＤ構造の
ＭＯＳ−ＦＥＴにおいて、前記ｎ- 領域よりも0.05μｍ
以上エッチングした半導体基板領域に不純物注入工程を
行うことによって形成したｎ+ 領域を有することを特徴
とする。
【０００９】また、ｎ+ 領域上部にシリサイド層を形成
することを考案した。すなわち、請求項４に係わる発明
は、前記ＬＤＤ構造のＭＯＳ−ＦＥＴにおいて、前記ｎ
+ 領域上部に高融点金属シリサイド層を設けたことを特
徴とする。
することを考案した。すなわち、請求項４に係わる発明
は、前記ＬＤＤ構造のＭＯＳ−ＦＥＴにおいて、前記ｎ
+ 領域上部に高融点金属シリサイド層を設けたことを特
徴とする。
【００１０】
【作用】すなわち、ｎ- 領域よりもｎ+ 領域を半導体基
板深部に形成することによって、ドレイン電流はｎ- 領
域の基板深部を流れる。従って短チャンネル効果に強
く、かつホットキャリア耐圧が向上する。また、ｎ- 領
域の基板表面およびチャンネル領域外側に逆極性の不純
物を注入することにより基板表面にドレイン電流が流れ
にくくなり、従ってホットキャリア耐圧が向上する。ま
た、ゲート側壁酸化膜をエッチバック法により形成する
ときに、連続して半導体基板表面をエッチングすること
ができるので、従来プロセスを複雑化することなくｎ-
領域とｎ+ 領域を基板上に深さを変えて形成できる。ま
た、ｎ+ 領域上部にシリサイド層を形成することによっ
て配線とｎ+ 領域とのコンタクト抵抗を小さくすること
が可能となる。
板深部に形成することによって、ドレイン電流はｎ- 領
域の基板深部を流れる。従って短チャンネル効果に強
く、かつホットキャリア耐圧が向上する。また、ｎ- 領
域の基板表面およびチャンネル領域外側に逆極性の不純
物を注入することにより基板表面にドレイン電流が流れ
にくくなり、従ってホットキャリア耐圧が向上する。ま
た、ゲート側壁酸化膜をエッチバック法により形成する
ときに、連続して半導体基板表面をエッチングすること
ができるので、従来プロセスを複雑化することなくｎ-
領域とｎ+ 領域を基板上に深さを変えて形成できる。ま
た、ｎ+ 領域上部にシリサイド層を形成することによっ
て配線とｎ+ 領域とのコンタクト抵抗を小さくすること
が可能となる。
【００１１】〔実施例１〕次に図面に示す実施例を挙げ
て本発明をさらに詳しく説明する。図１は本発明による
ＭＯＳ−ＦＥＴの全体構成を示す概略説明図である。以
下、本発明によるＭＯＳ−ＦＥＴの製造方法および機能
を説明する。
て本発明をさらに詳しく説明する。図１は本発明による
ＭＯＳ−ＦＥＴの全体構成を示す概略説明図である。以
下、本発明によるＭＯＳ−ＦＥＴの製造方法および機能
を説明する。
【００１２】はじめに多結晶Ｓｉのゲート電極１を形成
後、ゲート電極１をマスクとして、ｎ- 領域４を形成す
るためのリンを注入角度７度、注入エネルギー20KeV,ド
ーズ量1 ×1013cm-2の条件でイオン注入する。次に、ゲ
ート側壁酸化膜３を0.15μm形成する。ゲート側壁酸化
膜３はシリコン酸化膜を成膜後、エッチバック法により
形成する。酸化膜エッチング後、連続してＳｉ基板を0.
1 μm エッチングする。Ｓｉ基板のエッチングと同時に
Ｓｉゲート電極もエッチングされるが、ｐｏｌｙ−Ｓｉ
で厚み3000Å以上の場合は問題はない。次にｎ+ 領域５
を形成するためのヒ素を注入角度7 度、注入エネルギー
50Kev 、ドーズ量5 ×1015cm-2の条件で注入する。さら
に不純物の活性化のため、900 ℃、60分の熱処理を行う
と図１の構造をしたＮＭＯＳ−ＦＥＴが形成できる。図
中、ｎ+ 領域５はｎ- 領域４よりも0.1 μm 深い位置に
形成されている。
後、ゲート電極１をマスクとして、ｎ- 領域４を形成す
るためのリンを注入角度７度、注入エネルギー20KeV,ド
ーズ量1 ×1013cm-2の条件でイオン注入する。次に、ゲ
ート側壁酸化膜３を0.15μm形成する。ゲート側壁酸化
膜３はシリコン酸化膜を成膜後、エッチバック法により
形成する。酸化膜エッチング後、連続してＳｉ基板を0.
1 μm エッチングする。Ｓｉ基板のエッチングと同時に
Ｓｉゲート電極もエッチングされるが、ｐｏｌｙ−Ｓｉ
で厚み3000Å以上の場合は問題はない。次にｎ+ 領域５
を形成するためのヒ素を注入角度7 度、注入エネルギー
50Kev 、ドーズ量5 ×1015cm-2の条件で注入する。さら
に不純物の活性化のため、900 ℃、60分の熱処理を行う
と図１の構造をしたＮＭＯＳ−ＦＥＴが形成できる。図
中、ｎ+ 領域５はｎ- 領域４よりも0.1 μm 深い位置に
形成されている。
【００１３】本実施例において、ｐ型基板の濃度が2 ×
1017cm-3の場合、ゲート電極寸法が0.3 μm でもｐ型基
板とｎ- 領域４が浅い接合となっているので、短チャン
ネル効果による素子特性への影響はない。また、ｎ+ 領
域５がｎ- 領域４よりも0.1μm 深いところに形成され
ているため、ｎ- 領域４のドレイン電流は基板深部を流
れ、その結果ホットキャリア耐圧を3.3V以上確保でき
る。
1017cm-3の場合、ゲート電極寸法が0.3 μm でもｐ型基
板とｎ- 領域４が浅い接合となっているので、短チャン
ネル効果による素子特性への影響はない。また、ｎ+ 領
域５がｎ- 領域４よりも0.1μm 深いところに形成され
ているため、ｎ- 領域４のドレイン電流は基板深部を流
れ、その結果ホットキャリア耐圧を3.3V以上確保でき
る。
【００１４】〔実施例２〕図２は本発明によるＭＯＳ−
ＦＥＴの全体構成を示す概略説明図である。以下、製造
方法および機能を説明する。実施例１同様、ｎ- 領域の
不純物注入後ゲート側壁酸化膜３を0.2 μm 形成する
〔図２（ａ）〕。ゲート側壁酸化膜３を0.2μm と厚く
しているのは、ソース／ドレイン領域のｎ+ / ｎ- 領域
間隔を0.4 μm 以上確保するためである。ｎ+ / ｎ- 間
隔が0.4 μm 以下になるとｎ- 領域４を浅い接合として
も、ｎ+ / ｎ- 間でパンチスルーを生じてしまう。但
し、ｎ+領域５の内側に逆極性不純物を注入し、パンチ
スルーストッパーとすることによりゲート側壁酸化膜３
の厚さを0.15μm 以下にすることは可能である。
ＦＥＴの全体構成を示す概略説明図である。以下、製造
方法および機能を説明する。実施例１同様、ｎ- 領域の
不純物注入後ゲート側壁酸化膜３を0.2 μm 形成する
〔図２（ａ）〕。ゲート側壁酸化膜３を0.2μm と厚く
しているのは、ソース／ドレイン領域のｎ+ / ｎ- 領域
間隔を0.4 μm 以上確保するためである。ｎ+ / ｎ- 間
隔が0.4 μm 以下になるとｎ- 領域４を浅い接合として
も、ｎ+ / ｎ- 間でパンチスルーを生じてしまう。但
し、ｎ+領域５の内側に逆極性不純物を注入し、パンチ
スルーストッパーとすることによりゲート側壁酸化膜３
の厚さを0.15μm 以下にすることは可能である。
【００１５】次に、ゲート側壁酸化膜３をマスクとし
て、ｎ- 領域の不純物と逆極性の不純物を注入し、ｎ-
領域４の基板表面側およびチャンネル領域外側を高抵抗
化する。注入条件としてｎ- 領域を形成するためにリン
を角度7 度、エネルギー30KeV,ドーズ量2 ×1013cm-2の
条件で注入する。また、高抵抗領域６を形成するために
ホウ素を角度7 度, エネルギー15KeV,ドーズ量1 ×1013
cm-2の条件で注入する。次にヒ素を200KeV,6×1015cm-2
で注入し基板深部にｎ+ 領域５を形成する〔図２
（ｂ）〕。
て、ｎ- 領域の不純物と逆極性の不純物を注入し、ｎ-
領域４の基板表面側およびチャンネル領域外側を高抵抗
化する。注入条件としてｎ- 領域を形成するためにリン
を角度7 度、エネルギー30KeV,ドーズ量2 ×1013cm-2の
条件で注入する。また、高抵抗領域６を形成するために
ホウ素を角度7 度, エネルギー15KeV,ドーズ量1 ×1013
cm-2の条件で注入する。次にヒ素を200KeV,6×1015cm-2
で注入し基板深部にｎ+ 領域５を形成する〔図２
（ｂ）〕。
【００１６】本実施例において、ｎ- 領域４の基板表面
側およびチャンネル領域外側をｎ-領域４と逆特性の不
純物の注入によって高抵抗化することによって、基板表
面にドレイン電流が流れにくくすることができ、その結
果ホットキャリア耐圧が向上する。また本実施例の不純
物注入条件を用いることによって、不純物濃度最大位置
がｎ- 領域４よりもｎ+ 領域５の方が0.05μm 以上基板
深部に形成される。従ってドレイン電流はｎ- 領域４の
より一層深部を流れるようになり、ホットキャリア耐圧
が向上する。
側およびチャンネル領域外側をｎ-領域４と逆特性の不
純物の注入によって高抵抗化することによって、基板表
面にドレイン電流が流れにくくすることができ、その結
果ホットキャリア耐圧が向上する。また本実施例の不純
物注入条件を用いることによって、不純物濃度最大位置
がｎ- 領域４よりもｎ+ 領域５の方が0.05μm 以上基板
深部に形成される。従ってドレイン電流はｎ- 領域４の
より一層深部を流れるようになり、ホットキャリア耐圧
が向上する。
【００１７】なお、本実施例においてはｎ+ 領域５の基
板表面の不純物濃度が低くなっているため、このまま配
線とのコンタクトをとるとコンタクト抵抗が大きくなる
おそれがある。この場合、コンタクト形成領域上にチタ
ン等の高融点金属を2000Å（オングストローム）以上成
膜後、これをシリサイド化させることによりｎ+ 領域５
の高抵抗領域を低抵抗化することができる。図２（ｃ）
は本発明によるシリサイド構造の例であり、図３は本発
明によるコンタクトホール上のみシリサイド化させた例
であり、７は高融点シリサイド層、８は層間絶縁膜を示
す。
板表面の不純物濃度が低くなっているため、このまま配
線とのコンタクトをとるとコンタクト抵抗が大きくなる
おそれがある。この場合、コンタクト形成領域上にチタ
ン等の高融点金属を2000Å（オングストローム）以上成
膜後、これをシリサイド化させることによりｎ+ 領域５
の高抵抗領域を低抵抗化することができる。図２（ｃ）
は本発明によるシリサイド構造の例であり、図３は本発
明によるコンタクトホール上のみシリサイド化させた例
であり、７は高融点シリサイド層、８は層間絶縁膜を示
す。
【００１８】
【発明の効果】以上に述べたように、本発明によれば、
ｎ- 領域よりもｎ+ 領域を半導体基板深部に形成するこ
とによって、ｐ型基板とｎ- 領域が浅い接合であっても
ドレイン電流はｎ- 領域の基板深部を流れる。従って短
チャンネル効果に強く、かつホットキャリア耐圧に優れ
たＭＯＳ−ＦＥＴを提供できる。また、ｎ- 領域の基板
表面およびチャンネル領域外側に逆極性の不純物を注入
することにより基板表面にドレイン電流が流れにくくな
り、従ってホットキャリア耐圧に優れたＭＯＳ−ＦＥＴ
を提供できる。また、ゲート側壁酸化膜をエッチバック
法により形成するときに、連続して半導体基板表面をエ
ッチングすることができるので、従来プロセスを複雑化
することなくｎ- 領域とｎ+ 領域を基板上に深さを変え
て形成でき、従ってホットキャリア耐圧に優れたＭＯＳ
−ＦＥＴを提供できる。また、ｎ+ 領域上部にシリサイ
ド層を形成することによって配線とｎ+ 領域とのコンタ
クト抵抗を小さくすることが可能となり、上記他の実施
例と組み合わせることによってコンタクト抵抗の小さく
かつホットキャリア耐圧に優れたＭＯＳ−ＦＥＴを提供
できる。
ｎ- 領域よりもｎ+ 領域を半導体基板深部に形成するこ
とによって、ｐ型基板とｎ- 領域が浅い接合であっても
ドレイン電流はｎ- 領域の基板深部を流れる。従って短
チャンネル効果に強く、かつホットキャリア耐圧に優れ
たＭＯＳ−ＦＥＴを提供できる。また、ｎ- 領域の基板
表面およびチャンネル領域外側に逆極性の不純物を注入
することにより基板表面にドレイン電流が流れにくくな
り、従ってホットキャリア耐圧に優れたＭＯＳ−ＦＥＴ
を提供できる。また、ゲート側壁酸化膜をエッチバック
法により形成するときに、連続して半導体基板表面をエ
ッチングすることができるので、従来プロセスを複雑化
することなくｎ- 領域とｎ+ 領域を基板上に深さを変え
て形成でき、従ってホットキャリア耐圧に優れたＭＯＳ
−ＦＥＴを提供できる。また、ｎ+ 領域上部にシリサイ
ド層を形成することによって配線とｎ+ 領域とのコンタ
クト抵抗を小さくすることが可能となり、上記他の実施
例と組み合わせることによってコンタクト抵抗の小さく
かつホットキャリア耐圧に優れたＭＯＳ−ＦＥＴを提供
できる。
【図１】本発明におけるＬＤＤ構造ＭＯＳ−ＦＥＴの例
を示す断面図である。
を示す断面図である。
【図２】（ａ），（ｂ），（ｃ）は本発明の実施例の製
造工程を示す断面図である。
造工程を示す断面図である。
【図３】コンタクトホール上のみシリサイド化させた例
を示す断面図である。
を示す断面図である。
【図４】従来技術によるＬＤＤ構造ＭＯＳ−ＦＥＴを示
す断面図である。
す断面図である。
１ ゲート電極 ２ ゲート酸化膜 ３ ゲート側壁酸化膜 ４ ｎ- 領域（低不純物濃度領域） ５ ｎ+ 領域（高不純物濃度領域） ６ 高抵抗領域 ７ 高融点シリサイド層 ８ 層間絶縁膜
Claims (4)
- 【請求項１】 半導体基板に不純物を注入して形成した
低不純物濃度領域および高不純物濃度領域からなるソー
ス/ ドレイン拡散領域を有するＬＤＤ構造のＭＯＳ−Ｆ
ＥＴにおいて、前記ソース/ ドレイン拡散領域の深さ方
向の不純物濃度が最大となる位置が前記低不純物濃度領
域よりも前記高不純物濃度領域の方が0.05μm 以上深い
ところに位置する低不純物濃度領域および高不純物濃度
領域からなるソース/ ドレイン拡散領域を有することを
特徴とするＬＤＤ構造のＭＯＳ−ＦＥＴ。 - 【請求項２】 請求項１記載のＭＯＳ−ＦＥＴにおい
て、前記低不純物濃度領域と逆特性の不純物領域を低不
純物濃度領域の基板表面側およびチャンネル領域外側に
設けたことを特徴とするＬＤＤ構造のＭＯＳ−ＦＥＴ。 - 【請求項３】 請求項第１項記載のＭＯＳ−ＦＥＴにお
いて、前記低不純物濃度物領域よりも0.05μｍ以上エッ
チングした半導体基板領域に不純物注入工程を行うこと
によって形成した高不純物濃度領域を有することを特徴
とするＬＤＤ構造のＭＯＳ−ＦＥＴ。 - 【請求項４】 請求項第１項記載のＭＯＳ−ＦＥＴにお
いて、前記高不純物濃度領域上部に高融点金属シリサイ
ド層を設けたことを特徴とするＬＤＤ構造のＭＯＳ−Ｆ
ＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24064293A JPH0774349A (ja) | 1993-09-01 | 1993-09-01 | Ｌｌｄ構造のｍｏｓ−ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24064293A JPH0774349A (ja) | 1993-09-01 | 1993-09-01 | Ｌｌｄ構造のｍｏｓ−ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774349A true JPH0774349A (ja) | 1995-03-17 |
Family
ID=17062540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24064293A Pending JPH0774349A (ja) | 1993-09-01 | 1993-09-01 | Ｌｌｄ構造のｍｏｓ−ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009011997A1 (en) * | 2007-07-18 | 2009-01-22 | Freescale Semiconductor Inc. | Transistor with differently doped strained current electrode region |
-
1993
- 1993-09-01 JP JP24064293A patent/JPH0774349A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009011997A1 (en) * | 2007-07-18 | 2009-01-22 | Freescale Semiconductor Inc. | Transistor with differently doped strained current electrode region |
| US7687337B2 (en) | 2007-07-18 | 2010-03-30 | Freescale Semiconductor, Inc. | Transistor with differently doped strained current electrode region |
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