JPH0775005B2 - 電子計算機とその電子装置塔載基板 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子計算機に係り、特に、既存の信号のみを使
用して従来より大容量のメモリをアクセスするのに好適
な電子計算機と電子装置搭載基板に関する。

［従来の技術］ 従来の電子計算機では、内部を構成するユニットを、起
動元ユニットとその起動を受け付けて応答する応答元ユ
ニットに分類したとき、アドレス変換は起動元ユニット
側でのみ行っている。そして、このアドレス変換は、テ
ーブルの１エントリ当たり数kBの範囲を変換している。
しかし、この従来技術では、数kBを単位としたキメ細か
なアドレス管理が可能であるが、この数kBを超える大量
のデータを例えば異なるアドレス範囲に転送する場合、
１エントリ分のアドレス変換では足りず、アドレス変換
テーブルの多数のエントリの内容を書き替える必要があ
る。これは、システム全体の動作を考えた場合、オーバ
ーヘッドが大になることを意味する。また、応答元ユニ
ットがメモリである場合には、大容量化が進むメモリの
全領域を既存のアドレス信号で参照することができない
ことを意味する。

そこで、例えば特開昭61−74046号公報記載の従来技術
では、大容量のメモリをアクセスできるように、従来の
アドレスを上記ビットとし、チャネル側が発生するアド
レスを下位ビットとするアドレスでメモリをアクセスで
きるようにし、アドレス信号線数を増加させている。

［発明が解決しようとする課題］ 上記の特開昭61−74046号公報記載の従来技術では、従
来のアドレスを上位ビットとし、これに新たな信号であ
るチャネル発生信号を下位ビットとして付加している。
新たな信号を付加することは、それを伝送する信号線数
を増加させる必要があり、また、従来のユニットに信号
線数増加に伴う変更を加える必要がある。このことは、
例えば、従来の20ビットのアドレス信号を使用する電子
装置ユニットをそのまま新しい24ビットのアドレス信号
を使用するシステムに適用することができないことを意
味する。

電子装置は急速な勢いで進歩し、メモリ等の大容量化も
速い。しかし、そのために従来のアドレス信号線数の少
ない制御機器等に代えて最新のアドレス信号線数の多い
制御機器等を導入することになると、大幅なコスト増に
なる。このコスト増を避けるために最新の機器を使用し
ないのであれば、技術進歩の恩恵が受けられなくなる。

本発明の目的は、新たな信号追加をすることなく、従来
のアドレス信号線数の制御機器等をそのままアドレス信
号線数の多いシステムに使用することのできる電子計算
機とこの電子計算機を構成する電子装置搭載基板とを提
供することにある。

［課題を解決するための手段］ 上記目的は、起動元のプロセッサと応答元の記憶装置と
この両者を接続するバスラインとを備える電子計算機で
あって、前記プロセッサはアドレスデータの他に起動元
識別データを前記バスラインに送出し、前記記憶装置は
前記アドレスデータを前記起動元識別データで修飾した
データをアドレスとしてリード・ライトするアドレス変
換方法を用いる電子計算機に装着される記憶装置搭載基
板において、起動元から送出された起動元識別データと
アドレスデータを取り込む手段と、修飾データを格納す
る記憶手段と、該記憶手段を前記起動元識別データをア
ドレスとしてアクセスして前記修飾データを読み出す手
段と、読み出した修飾データで前記アドレスデータを修
飾する修飾手段と、該修飾手段で修飾したアドレスデー
タで前記記憶装置をアクセスする手段とを備えること
で、達成される。

上記目的はまた、起動元の入出力制御機構と応答元の記
憶装置とこの両者を接続バスラインとを備える電子計算
機であって、前記入出力制御機構はアドレスデータの他
に起動元識別データを前記バスラインに送出し、前記記
憶装置は前記アドレスデータを前記起動元識別データで
修飾したデータをアドレスとしてリード・ライトするア
ドレス変換方法を用いる電子計算機に装着される記憶装
置搭載基板において、起動元から送出された起動元識別
データとアドレスデータを取り込む手段と、修飾データ
を格納する記憶手段と、該記憶手段を前記起動元識別デ
ータをアドレスとしてアクセスして前記修飾データを読
み出す手段と、読み出した修飾データで前記アドレスデ
ータを修飾する修飾手段と、該修飾手段で修飾したアド
レスデータで前記記憶装置をアクセスする手段とを備え
ることで、達成される。

上記目的はまた、複数のスロットと、各スロット間を接
続するバスラインであってアドレスラインとデータライ
ンとリード・ライト制御ラインの他に起動元識別情報の
送受を行う起動元識別ラインを有するバスラインと、起
動元の電子装置を搭載した基板であって装着する前記の
いずれかのスロットのスロット番号を含む起動元識別情
報をアドレス情報と共に送出する手段を備える基板と、
前記いずれかのスロットに装着され前記アドレス情報と
起動元識別情報とを取り込み該起動元識別情報に基づい
て前記アドレス情報を修飾し修飾した値をアドレスとし
てアクセスされる記憶装置を搭載した基板とで電子計算
機を構成することで、達成される。

［作用］ 従来からある起動元識別データを使用してアドレスデー
タを修飾するので、新たな信号追加をする必要がない。
また、修飾で実質的にアドレス信号数が増加するので、
大容量のデータを従来のアドレス信号数で取り扱うこと
ができる。

起動元識別データを起動元電子装置搭載基板に設けた手
段からハード的にバスラインに出力する構成にしたの
で、基板の取扱やその電子装置の取扱が容易となる。

また、本発明の電子計算機は、従来の機器と最新の機器
を混在させることが可能なので、製造コストが少なくて
すむ。

［実施例］ 以下、本発明の一実施例を図面を参照して説明する。

第１図は、本発明の一実施例に係る電子計算機の構成図
である。プロセッサを搭載した基板１と主記憶装置を搭
載した基板２と、入出力制御機構を搭載した基板3,4は
夫々図示しないスロットに装着され、各スロットはシス
テムバス５で相互に接続されている。システムバス５
は、アドレスデータライン６と、起動元識別ライン７
と、データライン８と、制御ライン９とから成る。

例えば、プロセッサ１やDMAモードで動作する入出力制
御機構3,4が必要とするデータを主メモリ２に書き込み
あるいは主メモリ２から読み出す場合には、該データの
主メモリ２上のアドレスをアドレスライン６に送出する
と共に制御ライン９にライトあるいはリードを示す制御
信号を送出する。これにより、データライン８に送出し
たデータが主メモリ２の当該アドレスに書き込まれある
いは当該アドレスのデータがデータライン８に出力され
る。しかし、本実施例では、アドレスライン数で表示で
きるより大容量の主メモリ２を用いているので、詳細は
後述する様に、起動元識別情報を使用してアドレスデー
タを修飾し、この修飾情報をアドレスとして主メモリ２
をアクセスする。

第２図は、システムバス５の内の起動元識別ライン７の
詳細構成図である。起動元識別ライン７は、６本の信号
線で構成され、その内４本はスロット番号線11であり、
２本はチャネル信号線12である。つまり、スロット番号
信号線11にはスロット位置識別信号が送受され、この４
ビットの信号は、基板が装着される16個のスロットの夫
々の物理的位置を示す様になっている。チャネル信号線
12には、主メモリ２に対してアクセスを発生する最小単
位を識別する情報が送受される。これらのスロット番号
信号とチャネル信号とで起動元識別データが構成され、
この起動元識別データにより、アクセスを発生する最小
単位が一意に指定される。起動元識別データは、起動元
電子装置を搭載した基板に設けられた起動元識別データ
送出手段から送出される。第１図に示す例では、プロセ
ッサ1,入出力制御機構3,4が起動元であり、主メモリ２
が応答元となる。

第３図は、起動と応答のタイミングを説明する図であ
る。起動と応答は夫々１つのバスタイムスロットで行わ
れる。起動を行うタイムスロットでは、起動情報である
アドレスデータと起動元識別データとリード・ライトの
制御信号とが夫々アドレスライン６と起動元識別ライン
７と制御ライン９に出力される。例えば、第１タイムス
ロットでプロセッサ１が主メモリ２を起動する場合、応
答元の主メモリ２はアドレスライン６の内容により自分
が起動されたことを検知し、アドレスデータの他に、制
御信号と起動元がプロセッサ１であることを示す起動元
識別データを取り込む。

主メモリ２は、取り込んだアドレスデータと起動元識別
データと制御信号とに基づく詳細は後述する処理を終了
すると直ちに応答を行う。例えばこの応答を第４スロッ
トで行う。この応答時に、応答元の主メモリ２は、応答
情報例えばリードされたデータをデータライン８に送出
すると共に起動元がプロセッサ１であることを示すデー
タを制御ライン９に出力する。これにより、プロセッサ
１は自身に対する応答であることを知り、前記の応答情
報を取り込み、１回の起動と応答を終了する。

第４図は、起動元識別データの生成送出方法と起動元識
別データによる応答方法を説明する図である。例えば起
動元ユニットであるプロセッサ１の搭載基板１が第１ス
ロットに装着され、例えば応答元ユニットである主メモ
リ２の搭載基板２が第２スロットに装着されているとす
る。基板１には、第１スロットの物理的位置を示すシス
テムバス上の設定信号30を発生する手段が設けられてお
り、この手段からの４ビットの信号30と、内部の複数の
起動単位35,36を識別する信号と（この両者で起動元識
別データとなる。）が、ゲート31を介してシステムバス
５の起動元識別ライン７に接続される。このゲート31
は、起動情報がシステムバス５に出力される１タイムス
ロットの間開き、起動元識別データが起動元識別ライン
７に出力される。

応答ユニットである主メモリ搭載基板２は、起動元識別
ライン７に接続され該ライン上のデータを取り込むゲー
ト32と、取り込んだデータを一時格納するバッファ33
と、バッファ33に取り込んだデータを制御ライン９に出
力するゲート34を備えている。この第４図には図示して
いないアドレスデータ上のアドレスデータが自己を指し
て場合には、ゲート32を介して起動元識別データを取り
込んでバッファ33に格納し、応答情報を返すまで保持す
る。そして、応答時にゲート34を１スロットの間開いて
起動元識別データを制御ライン９に出力することで、起
動元に応答を通知する。

第５図は、応答元ユニットの一例である主メモリ搭載基
板２の詳細構成図である。尚、第４図に示す構成はこの
第５図で省略してあり、本図では、アドレスデータの修
飾に係る部分のみ図示してある。

第５図において、基板２には、本実施例では、24ビット
のアドレスでアクセスされる16MBの記憶装置24が搭載さ
れている。尚、システムバス５上のアドレスデータも24
ビットで構成され、起動元識別データは６ビットで構成
されるものとする。

今、DMAモードで動作する入出力制御機構３から出力さ
れるアドレスデータは20ビットであるとすると、残りの
４ビットを決めないと16MBの記憶装置24の全領域をアク
セスすることはできない。そこで、本実施例では、主メ
モリ搭載基板２に、起動元識別ライン７に接続し該ライ
ン７上の起動元識別データを取り込むバッファ21と、ア
ドレスライン６に接続し該ライン６上のアドレスデータ
（線数としては24本あるが、上記入出力制御機構３から
送出されるアドレスデータのため20ビットである。）を
取り込むバッファ22と、データライン８に接続し該ライ
ン６上のデータあるいは記憶装置24から読み出したデー
タが書き込まれるバッファ23とを備える。

更に、この主メモリ搭載基板２は、RAMで構成する修飾
レジスタファイル26と、両バッファ21,22の値を選択し
て修飾レジスタファイル26に送るセレクタ22と、バッフ
ァ22の取り込まれたデータのうちの下位４ビットあるい
は上位４ビットの信号を修飾レジスタ26から出力される
４ビットの信号と加算し加算結果の４ビットの信号とバ
ッファ22の内容の残りの20ビットの信号との計24ビット
の信号で記憶装置24をアクセスする加算器28と、制御ラ
イン９に接続されリードあるいはライトの制御信号を記
憶装置24と修飾レジスタ26に送出する制御回路25とを備
える。

斯かる主メモリ搭載基板２において、まず、修飾レジス
タ26に修飾データを初期設定する必要がある。この場合
には、プロセッサ搭載基板１からの指令により、データ
ライン８上の修飾データがバッファ23に取り込まれ、ア
ドレスライン６上のアドレスデータがバッファ22からセ
レクタ７を通り修飾レジスタ26に加えられ、このアドレ
スに前記バッファ23の内容が格納される。斯かる初期設
定手順により、修飾レジスタ26には、起動元対応の各種
の４ビットの修飾データが格納される。

次に、プロセッサ搭載基板１あるいは入出力制御機構3,
4からこの主メモリ搭載基板２に対しアクセスする場合
について説明する。例えばプロセッサ搭載基板１（入出
力制御機構3,4でも同じ。）からアクセスがある場合に
は20ビットのアドレスデータがアドレスライン６に送出
されこのアドレスデータはバッファ22に取り込まれる。
一方、起動元識別ライン７にプロセッサ搭載基板１から
出力された起動元識別データはバッファ21に取り込ま
れ、セレクタ27はこのバッファ21の内容を修飾レジスタ
26に送出する。修飾レジスタ26からは、バッファ21の内
容をアドレスとして今の場合はプロセッサ搭載基板１に
対応する修飾データが出力され、加算器28に出力され
る。一方、バッファ22に取り込まれた24ビットの信号
（上記４ビットはプロセッサ１から指定されていないの
でこの場合“0"となる。）のうち上位４ビットとの信号
も加算器28に入力される。加算器28は入力する４ビット
づつの信号を加算し加算した４ビット信号を出力する。
そして、記憶装置24は、この４ビットの信号とバッファ
22内の残りの20ビットの信号の計24ビットの信号でアク
セスされたデータをバッファ23に出力し、このバッファ
23に取り出されたデータがデータライン８に送出され
る。以上はリードの場合であるが、同様にライトの場合
には、データライン８上のデータがバッファ23に取り込
まれ、このバッファ23の内容が上述した記憶装置のアク
セス位置に書き込まれる。

以上の実施例によれば、従来のアドレス信号線数の少な
い機器からのアドレス信号で、該アドレス信号線数で指
定可能な領域より大容量のアドレスを指定することが可
能となる。また、従来は起動元で行っていたアドレス変
換を応答元でできるので、アドレス変換の柔軟性が高く
なる。従って、例えば、起動元のアドレス変換テーブル
の256のエントリの書換えを、応答元の修飾レジスタフ
ァイルの１エントリの書換えだけで可能となる。更に、
本実施例によれば、付加するアドレス信号として従来か
ら使用されている起動元識別データを使用するので、付
加する構成が少なくて済むという効果もある。

尚、上述した実施例では、アドレスデータの修飾方法と
して、加算器を用いたが、論理和をとったり単に置き換
えたり、付加させることでもよいことはいうまでもな
い。

［発明の効果］ 本発明によれば、起動元ユニットから応答元ユニットを
起動する場合に、応答元ユニット側でアドレス修飾をす
ることができ、柔軟性の高いアドレス変換を行うことが
可能となる。更に、バス上のアドレス線で指定できる範
囲を超えた領域をアクセスすることができるので、シス
テムのオーバーヘッドを大幅に低減させることができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係る電子計算機のシステム
構成図、第２図は第１図に示す起動元識別ラインの詳細
構成図、第３図は起動と応答のタイミングを説明する
図、第４図は起動元ユニットと応答元ユニットの要部構
成図、第５図は第１図に示す主メモリ搭載基板のアドレ
ス修飾部分の詳細を示す構成図である。 １……プロセッサ搭載基板、２……主メモリ搭載基板、
3,4……入出力制御機構搭載基板、５……システムバ
ス、６……アドレスライン、７……起動元識別ライン、
８……データライン、９……制御ライン、24……記憶装
置、26……修飾レジスタファイル。

フロントページの続き (72)発明者 森岡 隆行 茨城県日立市大みか町５丁目２番１号 株 式会社日立製作所大みか工場内 (56)参考文献 特開 昭51−47350（ＪＰ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】起動元のプロセッサと応答元の記憶装置と
   この両者を接続するバスラインとを備える電子計算機で
   あって、前記プロセッサはアドレスデータの他に起動元
   識別データを前記バスラインに送出し、前記記憶装置は
   前記アドレスデータを前記起動元識別データで修飾した
   データをアドレスとしてリード・ライトするアドレス変
   換方法を用いる電子計算機に装着される記憶装置搭載基
   板において、起動元から送出された起動元識別データと
   アドレスデータを取り込む手段と、修飾データを格納す
   る記憶手段と、該記憶手段を前記起動元識別データをア
   ドレスとしてアクセスして前記修飾データを読み出す手
   段と、読み出した修飾データで前記アドレスデータを修
   飾する修飾手段と、該修飾手段で修飾したアドレスで前
   記記憶装置をアクセスする手段とを備えることを特徴と
   する電子装置搭載基板。
2. 【請求項２】起動元の入出力制御機構と応答元の記憶装
   置とこの両者を接続バスラインとを備える電子計算機で
   あって、前記入出力制御機構はアドレスデータの他に起
   動元識別データを前記バスラインに送出し、前記記憶装
   置は前記アドレスデータを前記起動元識別データで修飾
   したデータをアドレスとしてリード・ライトするアドレ
   ス変換方法を用いる電子計算機に装着される記憶装置搭
   載基板において、起動元から送出された起動元識別デー
   タとアドレスデータを取り込む手段と、修飾データを格
   納する記憶手段と、該記憶手段を前記起動元識別データ
   をアドレスとしてアクセスして前記修飾データを読み出
   す手段と、読み出した修飾データで前記アドレスデータ
   を修飾する修飾手段と、該修飾手段で修飾したアドレス
   データで前記記憶装置をアクセスする手段とを備えるこ
   とを特徴とする電子装着搭載基板。
3. 【請求項３】複数のスロットと、各スロット間を接続す
   るバスラインであってアドレスラインとデータラインと
   リード・ライト制御ラインの他に起動元識別情報の送受
   を行う起動元識別ラインとを有するバスラインと、起動
   元の電子装置を搭載した基板であって装着する前記のい
   ずれかのスロットのスロット番号を含む起動元識別情報
   をアドレス情報と共に送出する手段を備える基板と、前
   記いずれかのスロットに装着され前記アドレス情報と起
   動元識別情報とを取り込み該起動元識別情報に基づいて
   前記アドレス情報を修飾し修飾した値をアドレスとして
   アクセスされる記憶装置を搭載した基板とを備えて成る
   ことを特徴とする電子計算機。