JPH077769B2 - バイポーラとｍｏｓトランジスタを有するデバイスを作成する方法 - Google Patents

Description

【発明の詳細な説明】 関連出願との関係 本発明は係属中の米国特許出願通し番号（出願人控え番
号11995）、発明者デイビットB.スプラット及びラジブ
R.シャー、発明の名称「CMOS技術を用いたバイポーラ
・トランジスタの製造」と関連を有する。

産業上の利用分野 本発明は全般的に半導体構造及びそれに関連する製造技
術、更に具体的に云えば、バイポーラ及びCMOS半導体の
集積方法に関する。

従来の技術及び問題点 電界効果トランジスタ（FET）技術は密度の高い小電力
の回路に良く適している。FET技術は、複雑な論理機能
及び大形メモリを高い歩留まりで作ることができるの
で、大規模集積回路を製造するには、FET技術に依存す
る割合が強い。FET構造はＰチャンネル電界効果トラン
ジスタ（PMOS）及びＮチャンネル・トランジスタ（NMO
S）を用いて製造される。PMOS及びNMOSトランジスタ装
置を組合せて、個別装置に比べて性能が改善された相補
形金属酸化物半導体（CMOS）回路を形成する。

回路の複雑さ及び集積の程度が高まるにつれて、容量性
負荷のために、FET回路の速度が劣化することがある。
これは、他の回路に対してかなりの駆動電流を発生しな
ければならないFET出力装置で、特に目につく。FET装置
の駆動能力を改善する１つの方式は、その導電チャンネ
ルの幅を増加することである。然し、この方式に伴なう
欠点は、装置がより多くの面積を必要とし、その為、一
層小さい区域に一層多数の装置を配置する能力が損なわ
れることである。FET装置の使う回路の速度特定を改善
する別の方式は、駆動素子にバイポーラ・トランジスタ
を使うことである。バイポーラ・トランジスタはトラン
スコンダクタンスが高いことを特徴としており、こうし
て容量性負荷に対してすぐれた駆動能力を発揮し、こう
して駆動信号に対して高い利得及び速い信号立上り時間
を保証する。

回路の速度特性を良くするために、FET装置と共にバイ
ポーラ・装置を集積することは周知である。バイポーラ
・トランジスタの特徴としてのベース、エミッタ及びコ
レクタを製造する時の従来の工程は、CMOS装置の特徴と
してのソース、ドレイン及びゲートを製造する工程とは
異なる。その結果、CMOS回路にバイポーラ装置を集積し
たい時、バイポーラ装置及びCMOS装置を形成するために
別々の製造工程が必要である。従来、バイポーラ及びCM
OSの製造方法の間には共通性が極く少なかった。こうい
う方式を用いると、バイポーラ及びCMOS装置を集積した
利点が実現されるが、それも多数の工程を持つ一層複雑
な製造方法を用いるという犠牲を払ってのことである。
半導体製造方法を余分の工程によって変更すると、その
結果得られる製品の歩留まりが低下すると予想される。

極く最近の開発により、バイポーラ装置及びCMOS装置の
処理が一層密接に対応する様になったが、方法の工程及
び装置を更に完全に近く集積する改良されたバイポーラ
/CMOS方法に対する要望がある。MOSトランジスタ回路の
設計及び製造と両立し得るバイポーラ・トランジスタの
配置に対する要望もある。

問題点を解決するための手段及び作用 本発明では、集積されたバイポーラ及びCMOS装置を製造
する方法を説明する。ここに説明する方法は、従来の製
造方法に伴なう欠点を少なくするか或いは実質的になく
する。本発明では、MOSトランジスタを形成する製造工
程が、バイポーラ・トランジスタに対する工程と更に良
く両立性を持つ様にされ、それと一体にされ、こうして
製造方法を簡単にする。

一例としての集積されたバイポーラ及びCMOS装置を形成
する時、半導体基板の中に隣接したＮ形及びＰ形の埋込
み層を形成する。こういう埋込み層が、その上に重なる
半導体タンク又は井戸が形成される場所を限定する。Ｎ
形埋込み層が縦形NPNバイポーラ・トランジスタの直列
コレクタ抵抗を小さくする。埋込み層によって、表面よ
り下の抵抗値も減少し、こうして隣合うPMOS及びNMOSト
ランジスタの間のラッチアップが大幅に減少する。

埋込み層の上に半導体材料の薄いエピタキシャル層を形
成し、選択的に打込みをして、Ｐ形埋込み層の上の軽く
ドープされたＰ形タンク及びＮ形埋込み層の上のＮ形タ
ンクを形成する。薄いエピタキシャル層のパターンを定
めてモート区域を限定し、このモート区域の中にバイポ
ーラ・トランジスタとPMOS及びNMOSトランジスタが形成
される。モート区域はチャンネル・ストッパの打込み部
と厚いフィールド酸化物とによって互いに隔離されてい
る。FETトランジスタのゲート酸化物を構成する二酸化
シリコンの薄い層がモート区域の上に形成される。普通
ポリシリコンと呼ばれる多結晶シリコンの薄い層が、次
にウェーハの全面の上にデポジットされる。バイポーラ
・トランジスタのベース領域の打込みができる様に、基
板をマスクしてパターンを定める。次に薄いゲート酸化
物及び薄いポリシリコン層のパターンを定めて、バイポ
ーラ・モートにポリエミッタ領域を限定する開口を形成
する。複合酸化シリコン及びポリシリコン層内の開口
が、打込みベース領域内に、NPNバイポーラ・トランジ
スタに対するエミッタ領域の場所を定める。

次に、一層厚手のポリシリコンの２番目の層を基板の全
面の上にデポジットし、ポリシリコンを強くドープする
様に打込む。この２番目のポリシリコン層が、ゲート酸
化物に重なる、前にデポジットしたポリシリコン層と合
体する。バイポーラ・モート区域では、２番目のポリシ
リコン層が、バイポーラ・ベース領域の上方の薄い酸化
物を除いた、エミッタ接点開口内のＰ形ベースの打込み
シリコンとも接触する。こういう形式のエミッタは巣ご
もりポリエミッタと呼ばれる。合体したポリシリコン層
を、CMOSトランジスタのゲート導体及びバイポーラ・ポ
リシリコン・エミッタ領域を限定する区域を除いて、処
理済み基板のこういう区域から除去する。強くドープし
た厚いポリシリコンが夫々NMOS及びPMOSトランジスタに
対するゲード導体、及びバイポーラ・トランジスタに対
するポリエミッタ構造を形成する。次に、処理済みウェ
ーハの全面の上に酸化シリコン層をデポジットし、異方
性エッチにより、ポリシリコン・ゲート及びエミッタ構
造によって取囲まれる絶縁側壁酸化物層を形成する。こ
の後、ウェーハのパターンを定めて、NMOS装置のモート
区域を限定し、Ｎ形不純物を打込んで、ソース及びドレ
イン領域を形成する。

同様にウェーハのパターンを定めてPMOS及びバイポーラ
装置のモート区域を限定し、Ｐ形不純物を打込んで、PM
OSトランジスタのソース及びドレイン領域を形成する。
この工程では、Ｐ形ベース接点領域も、ポリエミッタに
外接するバイポーラ・モートの回りに形成される。

この点で、露出したシリコン及びポリシリコンを掃除し
て、ポリシリコン側壁酸化物を除いて、酸化物の残渣を
除去する。この後、ウェーハの上にチタンをデポジット
し、このチタンを窒素雰囲気で反応させて、チタンがシ
リコンと接触している領域の上にチタン・シリサイドを
形成すると共に、その他の場所では窒化チタンを形成す
る。窒化チタンのパターンを定めてエッチングして、最
終的なメタライズ部をMOS及びバイポーラ・トランジス
タのチタン・シリサイド・モート領域に接続する局部的
な相互接続ストラップを限定する。或るMOS及びバイポ
ーラ・トランジスタに対する導電接点区域が、モート領
域の上ではなく、フィールド酸化物領域の上に形成され
る。金属接点が、フィールド酸化物に重なるパターンを
定めた窒化チタン・ストラップと接触する様に形成され
る。こうして金属がチタン・シリサイド・モートに、従
って、FET及びバイポーラ・トランジスタに間接的に接
続される。この方法の技術的な利点は、面積の小さいト
ランジスタを作ることができることであり、こうしてFE
T及びバイポーラ・モート領域に関連する抵抗及び静電
容量を最小限に抑えると共に、一層高速のFET及びバイ
ポーラ・トランジスタが得られる。不活性化及び絶縁層
内のパターンを定めた開口を介して、夫々のトランジス
タの電極に対するメタライズ・パターンを形成する。

上に述べた製造方法を用いて、バイポーラ・トランジス
タに対する壁形エミッタ構造を形成することもできる。
壁形エミッタを形成する時、ポリシリコン・エミッタが
フィールド酸化物及びモートの間の移行領域と接触す
る。Ｎ＋形エミッタ領域がモートの縁の間を伸び又はそ
の縁と重なる。

その他の特徴及び利点は、以下図面について、本発明の
好ましい実施例を更に具体的に説明するところから明ら
かになろう。図面全体にわたり、同様な素子、区域又は
領域には全般的に同じ参照符号を用いている。

実施例 次に、集積バイポーラ及びCMOS構造を形成する縦形NPN
バイポーラ・トランジスタとPMOS及びNMOSトランジスタ
の対を製造する時の集積工程を詳しく説明する。横形PN
Pバイポーラ・トランジスタ及びその他のトランジスタ
の変形も図面に示してある。CMOSトランジスタの対と共
にバイポーラ・トランジスタを使うことは周知であり、
従って、回路を形成する為のその間の特定の相互接続は
説明しない。当業者であれば、ここで説明することか
ら、本発明の集積バイポーラ及びCMOSトランジスタを容
易に効率よく製造し、所望の機能を実行する回路を形成
する様にそれらの電極を相互接続することができる。更
に、「MOS（金属酸化物半導体）」という言葉を、金属
のゲート導体及び酸化物絶縁体を含む特定の装置ではな
く、半導体装置の総称として使う。

第１図には、その上にバイポーラ・トランジスタ及びCM
OSトランジスタの対を形成する基部材料を形成するＰ形
基板10が示されている。基板10は６〜10オーム・cm又は
40〜60オーム・cmの範囲内のＰ形半導体材料にすること
ができる。＜100＞の結晶格子の配向を持つ半導体基板
材料が好ましいが、この他の配向も利用することができ
る。最初に基板10を約900℃の湿った酸素雰囲気にさら
して、二酸化シリコン（SiO₂）の層12を形成する。これ
は普通酸化シリコンと呼ばれている。層12は約500〜600
Åの酸化物を形成するのに十分な時間の間成長させる。

酸化シリコン層12に重ねて、約1,300〜1,500Åの厚さを
持つ窒化シリコン（Si₃N₄）層14をデポジットする。窒
化シリコン層14は普通の低圧化学反応気相成長方法によ
ってデポジットする。次に、窒化シリコン層14の上にフ
ォトレジスト・マスク層16を回転付着又はその他の方法
で拡げる。マスク層16のパターンを定めて、Ｎ＋形埋込
み層を形成する基板の場所を限定する区域18及び20を形
成する。

マスク層16のフォトレジスト材料は、選ばれた区域18及
び20でそれを除去することによってパターンを定める。
露出した窒化シリコン層14を周知のプラズマ窒化物エッ
チ方法によってエッチする。選ばれた区域18及び20から
窒化物を除去した後、その下にある酸化シリコン層12の
露出した表面区域を綺麗にして、窒化シリコン層14及び
酸化シリコン層12の残っているデポジット又は残渣を除
く。

次に、第２図に矢印24で示す様に、ウェーハをイオンの
打込みにかけて、Ｎ＋形半導体区域26及び28を形成す
る。イオン打込み部24は、約２〜５×10¹⁵イオン/cmの
範囲内のアンチモンを使って、酸化シリコン層12の中に
追込む。こうして、約1.0×10¹⁹原子／cm³のピーク・ア
ンチモン濃度が達成される。イオン打込み部24は、所望
の打込みの深さを達成するために、約40KeVで作られ
る。第２図は、Ｎ＋形埋込み層26及び28を形成するため
の打込み工程後の基板10を示している。基板10を約１時
間、1,100℃を越える温度に加熱して、不純物を基板の
中に一層深く追込むと共に、打込みによる結晶表面の損
傷を直す。基板10を前に述べた時間の間加熱して、約2.
5ミクロンの深さを持つＮ＋形埋込み領域26及び28を形
成する。製造工程の間、高い温度にさらされない様に、
フォトレジスト層16は取除き又はその他の方法ではがす
ことができる。

第３図は、それと重なる酸化シリコンの厚い層32及び34
を形成するために、Ｎ＋形埋込み層26及び28の表面部分
が酸化された後の基板10の断面図を示す。厚さ約5,000
〜7,000Åに成長させた酸化物層が好ましい。厚い酸化
物形成部32,34が、対応する埋込み層を形成するこの後
のＰ形不純物の打込みに対するマスクを形成する。

窒化シリコン層14（第２図）を除去し、こうしてその下
にある酸化シリコン層12を露出する。この後のＰ形の打
込みに備えて、薄い酸化シリコン層12は釉薬除去作業に
よって除かれる。

第４図について説明すると、参照数字37で示したＰ形不
純物の打込み部がＰ形基板10の表面に追込まれる。Ｐ形
の打込み部37は、約６〜８×10¹³イオン／cm²線量及び6
0keVのエネルギで行なわれる。Ｐ形埋込み層38,39及び4
0を形成する様に基板10にイオン打込みをする為の不純
物として、硼素を用いる。硼素イオンが基板の中に追込
まれる間、ずっと厚手の酸化物領域32,34は、その下に
あるＮ＋形層26及び28がＰ形打込み部37の影響を受けな
い様にする。基板10を再び半時間の間約800〜1,000℃の
温度に加熱して、硼素イオンを基板10の中に追込む。基
板10の表面から厚い酸化物32及び34を除くために、弗化
水素酸溶液を使う。この結果、基板10の上面には、Ｎ＋
形領域26及び28とＰ形層38〜40が露出する。

第５図で、本発明の次の製造工程は、Ｎ形半導体材料の
エピタキシャル層44をデポジットすることである。エピ
タキシャル層44は、その中にバイポーラ及びCMOSトラン
ジスタのタンクを形成する半導体材料を構成する。性能
の高いバイポーラ・トランジスタにする為、エピタキシ
ャル層44は薄く、約1.5ミクロンの厚さであることが好
ましい。品質の高いバイポーラ及びCMOSトランジスタを
その中に形成するには、約0.4〜0.6オーム・cmの抵抗値
が適切である。エピタキシャル成長過程では高い温度を
使うから、埋込み層26,28及び30〜40とエピタキシャル
層44の間で、或る程度の不純物の上方拡散が起る。

次に、エピタキシャル層44の表面の上に薄い酸化シリコ
ン層46を成長させる。本発明の好ましい形式では、酸化
シリコン層46（第６図）は約400〜600Åの厚さの範囲内
である。次に、酸化物層46の上に、低圧化学反応気相成
長方法により、厚さ約1,400Åの窒化シリコン層48をデ
ポジットする。やはり第６図に示す様に、窒化シリコン
層48の表面の上に厚いフォトレジスト層50を回転付着又
はその他の方法で拡げる。フォトレジスト層50のパター
ンを定め、露出した窒化物を除去して、その中にその下
のＮ形タンクを形成する区域52,54を限定する。

処理済み基板10をＮ形打込み58にかける。この打込み
は、フォトレジスト・マスク50内の開口によって限定さ
れた対応する区域52,54に複数個のタンク60,62を形成す
る様に作用する。タンク60,62は、燐の打込みを使うこ
とによって形成され、この打込みは約80keVのエネルギ
及び約1.5〜2.5×10¹²イオン／cm²の線量を用いて行な
われる。Ｎ形タンクの濃度は約２×10¹⁶イオン／cm³で
あることが好ましい。フォトレジスト層50を取除く。

集積バイポーラ及びCMOS製造方法の説明を続けると、半
導体タンク60,62を酸化して、厚い酸化物区域66及び68
を形成する。この酸化過程は、半導体タンク60,62の上
に約4,000Åの酸化シリコンが形成されるまで続ける。
処理済み基板10は、Ｎ形タンク60,62の不純物をエピタ
キシャル層44の中に一層深く追込む為の高い温度に加熱
することによって、アニールされる。イオンの打込みに
よる結晶の損傷も、このアニール過程の間に治癒され
る。第６図は、本発明の製造工程に従ってこれまでに形
成された半導体を示す。

窒化シリコン層48の残りの部分を除き、普通の釉薬除去
方法によってその下にある薄い酸化物層46を除く。第７
図について説明すると、処理済み基板10をイオンの打込
み72にかける。この時、硼素の様なＰ形不純物をエピタ
キシャル層44に打込む。Ｐ形の打込み72は、約40keVの
エネルギ及び約5.5〜6.5×10¹²イオン／cm²の線量で行
なわれる。こうして、約３×10¹⁶イオン／cm³の濃度を
持つＰ形タンク74,76,78が形成される。その後、処理済
み基板10を約1,000〜1,200℃の温度に約１時間加熱し
て、Ｐ形不純物を一層深くエピタキシャル層44の中に追
込む。この後、弗化水素酸溶液により、厚い酸化物区域
66,68を取除く。

種々のアニール工程を処理済み基板10に対して行なった
ことにより、Ｎ形半導体タンク60,62及びＰ形半導体タ
ンク74〜78が、その下にある一層強くドープした埋込み
層26,30及び38〜40と合体する。Ｐ形及びＮ形半導体タ
ンクを持つ基板の処理状態が第８図に示されている。処
理済み基板10を再び酸化し、こうしてタンクの上面の上
に薄い酸化シリコン層80を形成する。更に、薄い酸化物
層80の上に、LPCVD方法により、厚さ約1,400Åの窒化シ
リコン層82をデポジットする。この発明の方法の３番目
のマスクを構成する別のフォトレジスト層84を、窒化シ
リコン層82の上に拡げる。レジストのパターンを定め
て、Ｐ形及びＮ形タンクの間に形成されたPN半導体接合
の上方に開口86を形成する。更に、フォトレジスト層84
に開口88を形成して、バイポーラ・トランジスタに関連
する深いコレクタを製造する為の区域をＮ形タンク60内
に限定する。この後、薄い酸化シリコン層80及び窒化シ
リコン層82を、フォトレジスト・マスク層84にあけた区
域でエッチする。

第９図乃至第11図は、埋込みＰ形層38及びＮ形層46によ
って形成されたPN接合に隣接する区域の拡大図である。
第９図に示す様に、Ｐ形及びＮ形タンク74,60からの半
導体材料を約900〜1,100Åの深さにエッチする。Ｐ形及
びＮ形タンク材料のエッチして露出した表面を綺麗に
し、希望によってイオンの打込みをして、夫々のタンク
の中にチャンネル・ストッパを形成する。わかり易くす
る為、図面にはチャンネル・ストッパを示していない。
処理済み基板10を酸化雰囲気にさらし、酸化シリコンの
薄い層90を形成する。酸化物層90の厚さは約200〜300Å
である。トレンチの底にある薄い酸化物90の上、及びト
レンチを取巻く区域にある前にデポジットしてパターン
を定めた窒化シリコン層82の上で、基板の全面の上にLP
CVD窒化シリコンの薄い層92もデポジットする。窒化物
層92は約400Åの深さにデポジットする。

次に窒化物層92の上に酸化シリコン層94をデポジットす
る。デポジットされた酸化物94の厚さは2,000Åであ
り、化学反応気相成長方法でテトラエチルオルトシリケ
ートを使ってデポジットされる。第９図は上に述べた過
程が済んだ基板の１つの場所の断面図である。

第10図は、材料を下向きに選択的に除去する異方性エッ
チを行なった後の処理済み基板10を示す。異方性エッチ
がデポジットされた酸化物層94全体と第２の窒化物層92
を除去する。湿式酸化物エッチが、トレンチ87の底を覆
う薄い酸化シリコン層90を取除く様に作用する。湿式エ
ッチは異方性ではなく、この為、窒化シリコンの側壁96
の下にある酸化シリコン層90の一部分をエッチする。窒
化シリコンの側壁96は、数字98で示すところがアンダー
カットされる。トレンチ87の露出した区域を綺麗にし
て、残っている残渣があれば、それを除去し、異物の無
い綺麗な面を設ける。

第11図はトレンチ87内に形成された非常に厚手のフィー
ルド酸化物100を形成した後の処理済み基板10を示す。
基板10は、約800Åの酸化物100を形成する位に、露出し
ているシリコン・タンク材料が消費されるまで、酸化雰
囲気にさらす。8,000Åの酸化シリコン100を成長させる
のに十分な時間の間、基板を約800℃に上げる。酸化物9
0の下にあるシリコン材料は、窒化物層82によって酸化
雰囲気から保護され、この為余分の酸化物を形成しな
い。

窒化物層82を処理済み基板10の表面からはがし、やはり
第11図に示す様に、半導体タンクの表面の上に酸化シリ
コンの薄い層102を成長させる。基板の全面の上に閾値
調節打込み104を行なって、NMOS及びPMOSトランジスタ
がターンオフする所望の閾値電圧を設定する。この打込
み104の不純物は硼素にすることができ、所望の閾値電
圧を達成するのに適当な線量を用いる。

フォトレジスト・マスク層106を処理済み基板10の表面
の上に拡げ、パターンを定めて深いコレクタ区域108を
限定する。パターンを定めたフォトレジスト・マスク層
106によって限定された開口108を介して燐を打込むこと
により、Ｎ＋形の深いコレクタ110が形成される。約２
〜３×10¹⁶イオン／cm²の燐の線量及び約100keVの高い
エネルギ・レベルを利用して、バイポーラ・トランジス
タ・タンク60の深いところに強くドープいたコレクタ11
0を形成する。第12図は、深いコレクタ110が形成された
後の処理済み基板を示す。フォトレジスト層106を基板
の上面からはがし、前駆ゲートと酸化シリコン層102も
はがす。

処理済み基板10を再びシリコン酸化雰囲気にさらし、こ
の時、基板の表面の上に200Åの厚さの層112を成長させ
る。これは第13図に示されている。ゲート酸化物層111
が、バイポーラ・トランジスタが形成されるＮ形タンク
60、PMOSトランジスタが形成されるＮ形タンク62及びNM
OSトランジスタが形成されるＰ形タンク78を覆うことが
分る。重要なことは、酸化物層111がCMOSトランジスタ
の対のゲート電極とその下にあるトランジスタの導電チ
ャンネルの間の絶縁体を形成していることである。酸化
物層111の厚さを変えて、CMOSトランジスタの閾値を更
に調節することができる。

本発明の主な特徴として、バイポーラ・トランジスタの
エミッタは、分割ポリシリコン・デポジッション方法を
利用して形成される。その詳細をこれから説明する。バ
イポーラ・ポリエミッタを形成するのに使われるポリシ
リコン材料は、CMOSトランジスタの対のゲート電極を形
成するのに使われるのと同じ方法の工程によってデポジ
ットされる。第13図について説明すると、基板の全面の
上に多結晶シリコンの薄い層112をデポジットする。約9
00〜1,100Åのポリシリコンの深さが好ましいが、この
他の任意のポリシリコンの厚さを使っても良い。５番目
のフォトレジスト・マスク層114をウェーハの表面の上
に拡げ、パターンを定めて、バイポーラ・トランジスタ
に対する開口116を限定する。フォトレジスト層114は、
Ｐ形の不純物の打込み118に対するマスクとなるのに十
分な厚さであり、この打込みでは、硼素イオンをポリシ
リコン層112及び薄い酸化物層111に追込んで半導体ベー
ス領域120を形成する。

ベースの打込み118は、約１〜２×10¹⁴イオン／cm²の硼
素の線量及び約60keVのエネルギ・レベルを用いて行な
われる。第13図に示す様に、打込み118が、Ｎ形タンク6
0の全面に沿って延びる横方向ベース領域120を形成す
る。レジスタ・マスク層114を除去し、本発明の６番目
のマスクを構成する別のフォトレジスト層122を基板の
表面の上に拡げる。

第14図は、真性エミッタ開口123及びコレクタ接点開口1
24を限定する６番目のフォトレジスト・マスク層122を
示す。薄いポリシリコン層112及び薄い酸化シリコン層1
11を乾式化学エッチにかけて、あけられたバイポーラ・
トランジスタ区域のこういう材料を、打込み面120に達
するまで除去する。フォトレジスト・マスク層122の下
にある種々のデポジットされた材料の層は、乾式エッチ
によって除去されない。普通のピランハ又はRCAスクリ
ーンナップにより、露出したベース界面区域125の表面
区域を綺麗にする。処理済み基板10を数分間高い温度で
アニールして、バイポーラ・トランジスタのベース打込
み部120をＮ形タンク60の中に更に深く追込む。このア
ニールの後、半導体タンク60の露出面を更に綺麗にし
て、その表面に酸化物の残渣が残らない様に保証する。
その上面を綺麗にする為に、10％弗化水素酸の釉薬除去
溶液を使う。

処理済いウェーハの全面の上に、普通のデポジッション
方法により、第２の一層厚手の多結晶シリコン層126を
デポジットする。第２のポリシリコン層126の厚さは約
4,000Åであり、前いデポジットした厚さ1,000Åの第１
の層112と合体する。第15図は、第２の多結晶層が、NMO
Sゲート酸化物及びPMOSトランジスタのゲート酸化物111
の両方の上、並びにバイポーラの真性ポリエミッタ、べ
ース界面区域125及びコレクタ110の上に、ポリシリコン
の複合層128を形成することを示している。ポリシリコ
ン128は、燐の様なＮ形不純物の高い線量を用いて打込
む132。ゲート酸化物111に重なる強くドープしたポリシ
リコンは、パターンに定めてエッチした時、夫々NMOS及
びPMOSトランジスタに対するゲート導体を形成する。エ
ミッタ／ベース界面125の上に形成された、強くドープ
されたポリシリコンが、その下のベース120内にエミッ
タ領域を形成する為の拡散剤となる。重要なことは、ド
ープされたポリシリコン128が、エミッタ／ベース界面1
25で、物理的にも電気的にもベース領域120と接触して
いることである。ポリシリコンの打込み132は、約85keV
で、1.5〜2.5×10¹⁶イオン／cm³の濃度で行なうことが
好ましい。

第16図に示す様に、第７のフォトレジスト・マスク層13
5を処理済みウェハの上に回転付着させ、パターンを定
める。露出しているポリシリコン層128をエッチして、N
MOSトランジスタのゲート絶縁体136及び138、バイポー
ラ・トランジスタのエミッタ／ベース界面125及び深い
コレクタ110の上に重なる場所で、ポリシリコンが残る
様にする。ポリシリコン領域140がバイポーラ・トラン
ジスタのコレクタ電極の一部分を形成する。強くドープ
したポリシリコン・エミッタ142は、界面125内のベース
領域120だけに接触するが、ゲート酸化物111とも幾分か
重なる。この様な巣ごもり形エミッタ構造を形成する為
のマスクのアラインメントの臨界性がこうして低下す
る。壁形エミッタ構造を形成する時、フォトレジスト・
マスク層135は、バイポーラ・トランジスタ区域の上で
パターンを定めて、レジストの縁は、薄いゲート酸化物
層111の開口の縁と垂直方向に更によく整合する様にす
る。

この後、第17図に示す様に、この後の上のウェーハ処理
の為、フォトレジスト・マスク層135をはがす。本発明
の製造方法の説明を続けると、処理済み基板の表面の上
に2,500Åの同形酸化シリコン層144をデポジットする。
同形酸化シリコン層144はテトラエトキシシランで構成
することができ、普通のプラズマ方法によってデポジッ
トされる。第17図から、デポジットされた酸化シリコン
層144がゲート酸化物層111及びMOSトランジスタの酸化
物と合体し、夫々ゲート絶縁体134及び136を形成するこ
とが理解されよう。

同形酸化物層144を垂直方向に異方性エッチにかけて、
第18図に示す様に形成する。この異方性エッチ方法は、
約2,500Åの酸化シリコンが除去されるまで続けて、MOS
トランジスタのゲート・ポリシリコン／酸化物構造146,
148の側壁の上及びバイポーラ・トランジスタのエミッ
タ構造150の上にだけデポジットされた酸化物が残る様
にする。側壁酸化物152は、NMOSトランジスタでは、熱
い電子の効果を無くす様に軽くドープしたドレイン形の
構造を形成する為に特に重要である。PMOSトランジスタ
及びバイポーラ・トランジスタについては、側壁酸化物
形成部154及び156の有害な影響は起らない。

第19図はバイポーラ・トランジスタの環状エミッタ・ア
イランド158の平面図を示す。バイポーラ・トランジス
タのベース及びエミッタ構造はこの他の配置を用いて構
成することができるが、これは後で詳しく説明する。

第20図に示す様に、第８のフォトレジスト・マスク層16
2を処理済みウェハの表面の上に拡げる。このマスク層1
62のパターンを定めて、NMOSトランジスタのソース及び
ドレインの開口を限定する。イオンの打込み165を行な
って、NMOSトランジスタ内に強くドープした半導体領域
164及び166を形成する。半導体領域164及び166が、ゲー
ト構造170に対してセルフアラインのソース及びドレイ
ン領域を形成する。前に述べたＮ＋＋打込みを、約５×
10¹⁵イオン／cm²の線量及び150keVのエネルギで、砒素
及び／又は燐を用いて行なう。フォトレジスト層162を
この後除去する。

次に処理済ウェーハは、Ｐ形チャンネルMOSトランジス
タの領域並びにバイポーラ・トランジスタのベース接点
を形成する為のＰ形不純物の打込み部を形成する為に準
備する。第21図について説明すると、第９のフォトレジ
スト・マスク171を処理済み基板の表面の上に広げ、パ
ターンを定めて、PMOSトランジスタのソース及びドレイ
ン領域172,174に対する開口、並びにバイポーラ・トラ
ンジスタのベース120内の接点区域用の開口176,178を限
定する。次にウェーハに硼素を打込んでＰ＋形MOSトラ
ンジスタのソース180及びドレイン182の各領域を形成す
る。半導体領域180,182が、ゲート構造168に対してセル
フアラインのソース及びドレイン領域を形成する。

Ｐ＋形硼素の打込みが、バイポーラ・ベース領域120内
に濃度の高い不純物領域184及び186を形成する。Ｐ形の
バイポーラ領域を断面図では２つの領域として示してあ
るが、実際には、ベース接点は環状であって、エミッタ
・アイランド構造158を取巻いている。硼素の打込み
は、約５×10¹⁵イオン／cm²線量及び約30keVのエネルギ
・レベルで行なう。フォトレジスト・マスク層171を除
去する。

次に処理済ウェーハを約900℃の温度で約30〜90分アニ
ールして、NMOSトランジスタのソース164及びドレイン1
66の各領域のＮ＋形不純物を更にゲート酸化物134の下
へ追込む。PMOSトランジスタのソース180及びドレイン1
82の各領域のＰ＋形不純物も、トランジスタ・タンク62
内に更に拡散され、横方向にもゲート酸化物136の下に
短い距離だけ広がる。バイポーラ・トランジスタの真性
ベース接点を形成するＰ＋形ドーパント領域184及び186
も更に下向きに拡散する。エミッタ・ポリシリコン166
のＮ＋＋形不純物がその下にあるベース領域120の中に
追込まれ、こうしてエミッタ188を形成する。ベース領
域120が、バイポーラ・トランジスタの半導体モートを
限定する。後で詳しく説明するが、この発明に従って形
成されるバイポーラ・トランジスタは、従来公知のバイ
ポーラ・トランジスタよりも一層小さいモート区域を用
いて製造することができる。これまで説明した工程に従
って処理された基板が、第21図に示されている。１回の
アニール工程により、種々の半導体領域の不純物が拡散
され且つ活性化されて、適正な半導体トランジスタ素子
を形成する。

次に処理済みウェーハの表面を硫酸を用いて、そしてそ
の後弗化水素溶液を用いて綺麗にする。基板の表面の上
に1,000Åのチタン層をデポジットする。次に、処理済
み基板の温度を１時間を若干下回る時間の間、不活性な
窒素雰囲気内で約675℃に高めることにより、チタンを
反応させる。チタンがシリコンと界面を接するところで
は、導電性のチタン・シリサイドが形成される。フィー
ルド酸化物領域に重なるチタンの様に、チタンが酸化シ
リコンと界面を接するところでは、導電性の窒化チタン
が形成される。希釈塩化水素酸溶液により、基板の表面
を綺麗にする。

第22図に示す様に、窒化チタン（TiN）が断面線190で示
されており、チタン・シリサイド（TiSi₂）がクロスハ
ッチ192で示されている。Ｐ＋形ベース接点区域184,186
とチタンとの反応の結果、チタン・シリサイド区域194
及び196が形成される。PMOS及びNMOSトランジスタのソ
ース及びドレイン領域でも同一の反応が行なわれ、こう
して対応する横方向のソース及びドレイン接点導体が形
成される。

この後、フォトレジスト・マスク198を反応したチタン
層の上に拡げ、パターンを定めて、トランジスタ装置の
種々の端子は導体に対する相互接続部を形成する。これ
が第23図に示されており、窒化チタンのマスクされてい
ない部分は、適当なエッチ等によって除去される。重要
なことは、パターンを定めたレジスト部分199が、バイ
ポーラ・トランジスタのベース120に接点に対する、そ
の下にある区域を限定する様に作用することである。接
点は、トランジスタから、厚手のフィールド酸化物200
に重なる場所まで横方向に伸びる様に限定される。この
構成により、密な間隔の多数の電極並びにそれに伴なう
マスクのアラインメントの問題を心配することなく、面
積の小さいバイポーラ・トランジスタを製造することが
できる。第23図の実施例では、フォトレジスト・マスク
部分202により、第２のベース接点区域が限定される。
同様に、PMOSトランジスタは、マスク部分204によって
ソース導体区域を限定し、マスク部分206によってドレ
イン領域区域を限定することにより、非常に小さく作る
ことができる。マスク部分204及び206の両方が、夫々の
フィールド酸化物の場所208及び209の一部分に重なり、
こうして横方向に外に出た部分で夫々のトランジスタに
対して夫々接続される。NMOSトランジスタも同等の形で
パターンが定められる。この後、パターンを定めたフォ
トレジストを除去する。

第24図に示す様に、窒化チタンで構成される第１の横方
向ベース接点区域210が、強くドープしたＰ＋形外因性
ベース領域184及びそれに重なるチタン・シリサイド領
域194の両方を介して、半導体の真性ベース領域120と電
気的に接触する様に形成される。導電性チタン・シリサ
イドで構成される埋込みエミッタ接点区域214がポリシ
リコン導体142と電気的に接触する。エミッタ・ポリシ
リコン142及びチタン・シリサイド214が、その下にある
半導体エミッタ能動領域188と電気的に接続される埋込
み接点を形成する。前に述べた様に、エミッタ領域188
は、その下にあるベース領域120の真性又は能動部分の
中に拡散されたポリシリコン142からのドーパントによ
って形成された強くドープした領域である。エミッタ領
域188、このエミッタ領域188の下にある真性ベース領域
120、及びＮ形タンク60及びＮ＋形の深いコレクタ111の
間で、バルクのバイポーラ・トランジスタ動作が行なわ
れる。深いコレクタ110からの接触が、導電ポリシリコ
ン140を介してチタン・シリサイド・ストリップ216に対
してなされる。第２の窒化チタン・ストリップ218が第
２の横方向の接点区域となり、真性半導体ベース領域12
0に対する第２の電気接続部となる。この接触はＰ＋形
ベース接点領域186及びチタン・シリサイド界面196を介
してなされる。

バイポーラ・トランジスタが厚手の表面フィールド酸化
物層200,220によって横方向に隔離される。バイポーラ
・トランジスタの基板の表面より下方の隔離は、Ｐ形タ
ンク74及び76によって行なわれる。Ｎ形エピタキシャル
・コレクタ領域60は非常に薄く、この為性能の高いバイ
ポーラ・トランジスタが得られる。埋込みＮ＋形部分層
26がバイポーラ・トランジスタの直列コレクタ抵抗を減
小させ、トランジスタのコレクタ飽和電圧を低くする。
Ｎ＋形埋込み層26は隣り合うトランジスタに対するラッ
チアップに対する免疫性を高める。

PMOS及びNMOSトランジスタは、バイポーラ・トランジス
タと同様な配置を用いて形成される。PMOSトランジスタ
が、厚手のフィールド酸化物208の一部分に重なり、シ
リサイド界面のソース区域234と接触する横方向窒化チ
タン接点232を含む。ソース界面234がPMOSトランジスタ
のその下にある半導体ソース領域180と電気的に接触す
る。チタン・シリサイドのゲート層236がその下にある
導電性ポリシリコン168と電気的に接触する様に形成さ
れる。チタン・シリサイドのゲート素子236に電圧を印
加すると、薄いゲート酸化物136を横切る電界が発生さ
れ、こうしてその下にあるＮ形モート62内に反転領域及
び空乏領域が形成される。こうしてPMOSトランジスタの
ソース領域180とドレイン領域182の間に導電チャンネル
が形成される。トランジスタのドレイン182がチタン・
シリサイドの界面領域246を介して横方向に伸びる窒化
チタン接点238に接続される。横方向に伸びるドレイン
接点238が部分的に厚手のフィールド酸化物209と重な
る。断面で見た時、PMOSトランジスタの構造がバイポー
ラ・トランジスタと同様であることに注意されたい。バ
イポーラ・トランジスタ及びCMOSトランジスタのこの他
の類似点は後で説明する。

NMOSトランジスタが、厚手のフィールド酸化物層209及
び244の間で、Ｐ形モート78の面内に形成される。NMOS
トランジスタのソース領域164がシリサイド界面246を介
して横方向に伸びる窒化チタン導体248に接続される。
導体248がNMOSトランジスタから横方向に、部分的に厚
手のフィールド酸化物209に重なって伸びる。トランジ
スタのドレイン166に対する電気接続は同様に行なわれ
る。例えば、中間のシリサイド250を介して、厚手のフ
ィールド酸化物層244に重なる横方向に伸びる窒化チタ
ン導体252に対してなされる。チタン・シリサイドのゲ
ート接点254に印加された電圧が、ポリシリコン層170を
介して伝えられ、ゲート酸化物134の下でＰ形モート78
内に導電チャンネルを形成する。この時、ソース領域16
4からトランジスタ・ドレイン領域166へ電流が流れるこ
とができる。

第25図はメタライズ層及び不活性化層を設けて完成した
一例としての集積バイポーラ及びCMOS回路の断面図であ
る。不活性化層258は、基板の表面の上にデポジットし
た厚手の酸化シリコン層で構成することができ、これを
マスクしてパターンを定めて、トランジスタの金属接点
電極に対する開口を形成する。バイポーラ・トランジス
タのベース電極260,262が、不活性化層258内の開口を埋
め、横方向に伸びるベース接点210,218と接触する導電
金属を普通の様にマスクしてパターンを定めるとによっ
て形成される。図面に示していないが、バイポーラ・ト
ランジスタのベース電極260及び262が、基板の上面の別
の場所にあるメタライズ部（図面に示してない）によっ
て互いに接続される。エミッタ電極264が、不活性化酸
化物258内の対応する開口を介して、その下にあるシリ
サイドの埋込みエミッタ接点214と接触する様に形成さ
れる。実際には、エミッタ電極264はその下にある埋込
みエミッタ接点214から横方向にずれていて、周囲のフ
ィールド酸化物に部分的に重ねて形成することができ
る。第25図に示す実施例では、深いコレクタ区域110は
横方向に形成され、ベース及びエミッタ領域から幾分離
れている。深いコレクタ110に対する接触は、コレクタ
電極266を不活性酸化物258内の開口を通して、チタン・
シリサイドのコレクタ接点216と接触させることによっ
てなされる。強くドープしたポリシリコン140が、深い
コレクタ領域110とチタン・シリサイド接点216の間を電
気的に接続する。

バイポーラ・トランジスタの構成から、種々の接点電極
は、密な間隔にしてその下にあるバイポーラ・トランジ
スタの面積の小さい領域と垂直方向に整合させることが
必要がないことが理解されよう。この為、種々のマスク
の整合又はアラインメントが簡単になる。夫々のストリ
ツプの任意の表面区域に対して確実な接続ができるとい
う点で、ベース電極260,262の、その下にある横方向に
伸びる接点ストリップ210及び218に対するアラインメン
トも簡単になる。不活性酸化物258内に開口を形成する
マスクが若干調節ずれがあった場合でも、何の悪影響も
起こらないことが理解されよう。

PMOS及びNMOSトランジスタの電気接点電極は、不活性酸
化物158内に開口を形成し、そこに同形金属材料をデポ
ジットすることにより、同じ様に構成される。特に、PM
OSトランジスタが、横方向に延びるソース接点ストリッ
プ232と接触するソース電極268を持っている。ゲート電
極270が、チタン・シリサイド236を介してゲート・ポリ
シリコン168と接触する。PMOSトランジスタのドレイン1
82に対する電気的な接触は電極272によって行なわれ
る。ドレイン電極272が、その下に形成された横方向に
延びるドレイン接点ストリップ238と接触する。NMOSト
ランジスタに対する電気接続も同様に行なわれる。NMOS
トランジスタが金属ソース電極274、ゲート電極278及び
ドレイン電極278を持っている。

第26図は、これまで説明した工程によって製造された集
積バイポーラ及びCMOS構造の斜めに見た断面図である。
トランジスタの特徴を見やすくするために、不活性化層
及びメタライズ層は省略してある。更にこの図はバイポ
ーラ及びCMOS装置の配置が類似していることを示してい
る。

第27図は本発明に従って製造される別の実施例のバイポ
ーラ・トランジスタ280を示す。当業者であれば、前に
説明したところから、第27図に断面図で、そして第28図
に平面図で示した配置を持つトランジスタ280を製造す
ることができよう。トランジスタ280はＰ形基板10の上
に、Ｐ形部分層284及び286の間に形成されたＮ化された
埋込み層282を用いて製造することができる。バイポー
ラ・トランジスタ280が、トランジスタのタンクを形成
する薄いＮ形エピタキシャル層288内に形成される。本
発明の本実施例では、バイポーラ・トランジスタ280が
Ｎ＋形の深いコレクタ290を持ち、関連した接点導体ス
トリップ292が横方向に、厚手のフィールド酸化物294に
重なって延びている。金属の端子電極292が、横方向に
延びる窒化チタンのコレクタ導体292と接触する様に形
成されることが示されている。導体ストリップ292がシ
リサイドの界面層296及びＮ＋形半導体モート領域298を
介して深いコレクタ290に接続される。埋込みエミッタ
接点300がチタン・シリサイドの上側層302、及びその下
にあるエミッタ領域306と接触する強くドープしたポリ
シリコン導体304で構成される。エミッタ領域306はＰ形
真性ベース領域308内に形成される。

外因性Ｐ＋形ベース領域310が真性ベース領域308とチタ
ン・シリサイド界面312の間に形成される。シリサイド3
12は、チタンとＰ＋形モート310の反応の結果として形
成される。前に述べた様に、窒化チタン・ストリップ31
4も、窒素雰囲気内でのチタンの反応の結果として形成
され、金属のベース電極316が接続される窒化チタン導
体を形成する。

第28図はトランジスタ280のエミッタ構造に対するセル
フアラインの電気接点を設けるためのエミッタ導体304
の横方向の延長を示している。バイポーラ・トランジス
タ280のエミッタ306に対する接触は金属電極318によっ
てなされる。この電極が、ポリシリコン導体304に重な
るチタン・シリサイド302と接触する様に形成される。
チタン・シリサイド302の横方向に延びるストリップ及
びポリシリコン304が、埋込み接点構造300を介してトラ
ンジスタ・エミッタ領域306と接触する。

第27図及び第28図のバイポーラ・トランジスタ280の配
置により、深いコレクタ290を真性ベース領域308及びエ
ミッタ306に近づけて配置することができる。最小の特
徴が１ミクロンで、最小の整合許容公差が0.75ミクロン
と云う設計の規則を使うと、このトランジスタの配置に
はモート区域の約12.5平方ミクロンしか必要としない。
この配置では、横方向に延びる１本の導体ストリップ31
4がトランジスタのベース308に接続され、反対側に配置
された、横方向に延びる導体ストリップ292がトランジ
スタのコレクタ290に離れた接続部を作る。更に、トラ
ンジスタ280のエミッタ領域308に対する接続は、横方向
に、前向きに延びるシリサイド・ストリップ302によっ
て行なわれる。第28図から、このバイポーラ及びCMOSト
ランジスタを形成するのに普通の製造工程が用いられる
だけでなく、バイポーラ・トランジスタ280は第26図のM
OSトランジスタと良く似た配置を持つことは明白であ
る。

第29図及び第30図には、バイポーラ・トランジスタ320
の別の配置が示されている。この配置では、周囲のフィ
ールド酸化物322に重なって延びる導体ストリップを形
成しない。バイポーラ・トランジスタ320がＮ形タンク3
24を持ち、その中にＰ形ベース・モート326が形成され
る。ベース電極328が、シリサイド界面332及びＰ＋形領
域334を介して真性ベース326と電気的に接触する様に形
成される。コレクタ電極336もその下にあるシリサイド
層340及び強くドープしたＮ＋形領域342と接触する様に
形成される。深いコレクタ344は、半導体エミッタ領域3
46及び真性ベース領域326の間でバイポーラ・トランジ
スタ動作が行なわれる領域である。この場合も、エミッ
タ領域346に対する電気接続は、強くドープしたポリシ
リコン348及びシリサイドの上側層350から成る複合スト
リップによって成される。第30図に示すように、エミッ
タ電極352が、エミッタ半導体領域346と接触するシリサ
イド層及びポリシリコン層350及び348を介して面接触す
る。前に述べた設計の規則を使うと、本実施例に従って
構成されるバイポーラ・トランジスタ・モートはモート
区域の約15.62平方ミクロンしか必要としない。更に、
このトランジスタの配置はベース及びコレクタの抵抗を
最小限に抑え、こうして装置の速度を改善する。

２重コレクタ・バイポーラ・トランジスタ352の断面図
及び平面図が夫々第31図及び第32図に示されている。エ
ピタキシャル・タンク354の中に、強くドープした第１
のＮ＋形の深いコレクタ356及び向いあって配置した深
いコレクタ358が形成されている。１つの金属コレクタ
電極360が、その下にある強くドープしたポリシリコン
導体364の上に形成されたチタン・シリサイド層362と接
触する様に形成される。ポリシリコン導体364が強くド
ープしたＮ＋形の深いコレクタ領域356と接触する。コ
レクタ導体層362,364がフィールド酸化物領域366,368と
部分的に重なり、こうしてその上に金属電極360を位置
ぎめするためのマスク・アラインメント用の大きな横方
向の区域を作る。第２のコレクタ接点構造370も同様に
構成されている。

バイポーラ・トランジスタ352のベースが真性ベース領
域372を持ち、その中にエミッタ領域374が形成される。
真性領域372から横方向に述べる外因性ベース領域376が
Ｎ形タンク354の表面に現われる。２叉状窒化チタン導
体378が、部分的にシリサイドの外因性ベース領域376を
取囲む様に形成される。２叉状部分378と一体のチタン
・シリサイド・ストリップ380が周囲のフィールド酸化
物の上を延び、金属ベース電極382と接触する。電極382
はバイポーラ・トランジスタ352のベース端子を構成す
る。これまで説明した他の実施例と同じく、トランジス
タ352のエミッタ領域374が埋込みエミッタ接点384を持
ち、これが横方向に延びるシリサイド・ストリップ386
に接続され、このストリップは部分的に厚手のフィール
ド酸化物（図面に示してない）に重なっている。金属エ
ミッタ電極388が横方向ストリップ386と電気的に接触す
る様に形成され、こうして半導体エミッタ領域374との
接触を保つ。前に述べた設計の規則を使うと、この特徴
によるバイポーラ・トランジスタ・モートは、ウェハ面
積の約13.75平方ミクロンしか必要としない。

第33図、第34図及び第35図は、本発明の原理に従って構
成された更に別の実施例のバイポーラ・トランジスタ39
0を示す。本実施例は真性ベース領域392が小さく、この
ためトランジスタの性能を改善したことを特徴とする。
前に述べた設計の規則を用いると、この配置のトランジ
スタ・モートはウェハ面積の約17平方ミクロンしか必要
としない。

第33図及び第34図に示すトランジスタ390は壁形エミッ
タを持つ対称的な構造である。Ｎ＋形エミッタ領域394
の壁形構造が第35図に断面図で示されている。第33図及
び第35図から分かる様に、壁形エミッタ構造により、強
くドープしたポリシリコン・エミッタ394が真性ベース
領域392と全面的に接触する。ポリエミッタ398の一部分
を形成する側壁酸化物396の間に薄い酸化シリコンが存
在しない。その代わりに、ポリエミッタ398は、エミッ
タ領域394の対応する幅とほぼ同じ幅を持ち、それと全
面的に接触する。この為、エミッタ394は大きな面積を
持つことができ、それでもトランジスタ自体は面積が小
さいことを特徴とする。

整形エミッタ・トランジスタ390が対称的な深いコレク
タ領域400,402を持っている。ドープされたポリシリコ
ン層404及びチタン・シリサイド層406が、深いコレクタ
領域400,402に対するコレクタ接点界面となる。金属電
極408が不活性化層の開口（図面に示していない）を通
ってチタン・シリサイド406と電気的に接触する様に形
成される。

一対の金属ベース接点410,412が、外因性ベース領域41
8,420に重なる夫々チタン・シリサイドの表面層414,416
と電気的に接触する。

第34図に示す様に、多重電極408を用いて、夫々の深い
コレクタ領域400,402に対する抵抗値の小さい接触を保
証する。第35図では、離れた場所にあるエミッタ電極42
2が、チタン・シリサイド／ポリシリコン・ストリップ4
24を介してポリエミッタ398に接続されることが示され
ている。

第36図は壁形エミッタを持つ形式のバイポーラ・トラン
ジスタ430を示しているが、他の点では第31図及び第32
図に示した巣ごもり形エミッタ・トランジスタ352と構
成が同様である。実際、第36図のトランジスタ430の断
面図は、第31図に示すものとほぼ同一である。トランジ
スタ430が、ポリエミッタ432を持ち、これはそれに重な
るチタン・シリサイド層434に接触すると共に、その下
にある強くドープしたＮ＋形半導体エミッタ領域と接触
している。前に説明した他の壁形エミッタ・トランジス
タと同じく、ポリエミッタ432の全長及び幅がその下に
あるエミッタ領域と接触している。集成ベース領域が参
照数字438で示されており、深いコレクタは440で示して
ある。２叉状ベース接点442が外因性ベース領域444に接
触している。

第36図について説明すると、シリサイドと結合したポリ
シリコンの壁形エミッタが、離れた場所にあるエミッタ
電極446と接触する様に、横方向に一方向に延びてい
る。２叉状ベース接点442は、位置448でフィールド酸化
物に重なる窒化チタンで構成される。ポリシリコンのパ
ッド450が窒化チタンの下にあり、ベース金属電極452が
チタン・ストリップ448と接触する様に形成されてい
る。

前に述べた設計の規則を用いる時、トランジスタ430は
約8.25平方ミクロンのモート区域しか必要としない。真
性及び外因性ベース領域438,444を含む小さいモート領
域により、トランジスタ430を小さなウェハ区域内に製
造することができる。

第37図及び第38図は、対称的に配置された深いコレクタ
456,458を持つNPN形壁形エミッタ・トランジスタ454を
示す。壁形エミッタ領域460が、前に詳しく説明した様
に、強くドープしたポリシリコン・エミッタ464の不純
物の拡散により、真性ベース領域462内に形成される。
外因性ベース446が真性ベース462の側面と接触する様に
形成される。チタン・シリサイド468が外因性ベース466
を覆っている。ベース電極472が外因性ベースのシリサ
イド468と接触する様に形成される。参照数字464で示し
た材料はポリシリコンである。エミッタ接点476がポリ
シリコン464を介してエミッタ460と電気的に接続され
る。

第37図及び第38図の壁形エミッタ・トランジスタ454を
製造するには、約8.88平方ミクロンの合計モート区域を
利用する。この様な小さな区域により、寄生素子が目立
って減少し、このためトランジスタの動作が良くなる。
更に、ウェハの詰込み密度が容易に得られる。

第39図及び第40図には、本発明に従って構成される更に
別の形式の壁形エミッタNPN形トランジスタが示されて
いる。本実施例はすぐ前に述べたトランジスタ454と類
似しているが、更に外因性ベース区域482から、トラン
ジスタ478を取巻くフィールド酸化物484に重なる離れた
場所まで伸びる窒化チタンのストラップ480を持ってい
る。外因性ベース領域482の上面がシリサイド層486を持
ち、これが窒化チタンのストラップ480と外因性ベース
領域482の間の界面として作用する。第40図に示す様
に、窒化チタンのストラップ480はアングル形になって
いて、エミッタ接点476と全体的に整合する様にしてあ
る。ベース接点電極488がポリシリコン・パッド490と接
触する様に形成される。

前に述べた設計の規則を使うと、このトランジスタ・モ
ートはウェハ面積の約4.5平方ミクロンしか使わずに製
造することができる。

第41図及び第42図のNPN形トランジスタ492は、第33図及
び第34図のトランジスタ390と類似しているが、壁形エ
ミッタではなく、巣ごもりエミッタ形である。第42図に
見られる様に、線33で切った断面図は、第33図に示すも
のとほぼ同一である。トランジスタ492の巣ごもり形構
造が第41図に示されている。トランジスタ492が、エミ
ッタ494を持ち、これは強くドープしたポリエミッタ496
からのＮ形不純物を、側壁絶縁物（図面に示してない）
と一体に形成した薄い酸化シリコン498内の開口に拡散
することによって形成される。巣ごもりエミッタ形のト
ランジスタを製造する方法は、前に詳しく説明した。エ
ミッタ領域494は面積が小さく、Ｐ形真性ベース領域500
内に拡散される。第42図に示す配置を持つバイポーラ・
トランジスタは、僅か約20平方ミクロンのモート区域を
占める。

更に第42図のバイポーラ・トランジスタ492が深いコレ
クタ領域502を持ち、コレクタ電極504がそれと接触する
様に形成されている。エミッタ電極506はポリシリコン
・エミッタ・ストリップ496と接触する様に形成された
パターンを定めた金属層によって形成される。エミッタ
電極506が導電ポリシリコン・ストリップ496を介してエ
ミッタ領域494と接触する。一対のベース接点電極508及
び510が夫々外因性ベース領域512及び514を介して、全
体的にエミッタ領域494の下にある真性ベース領域500と
接続される。

第43図は横形PNPバイポーラ・トランジスタ516の断面図
である。トランジスタ516がＰ＋形エミッタ領域518、Ｎ
形ベース領域520及びＰ＋形コレクタ522を持っている。
電圧降伏の為、軽くドープしたＰ形領域524が強くドー
プしたコレクタ領域522と接触して、このコレクタとエ
ミッタ領域518の間に形成されている。エミッタ領域518
及びコレクタ領域522がベース・タンク520の面内に形成
され、夫々シリサイド層526,528を持っている。チタン
を導体材料として使う時、層526,528はチタン・シリサ
イドで構成される。更に、窒化チタン導体ストリップ53
0,532がシリサイド層526,528と接触する様に形成され、
更に夫々のフィールド酸化物領域534,536と重なる様に
形成されている。

トランジスタ・ベース領域520に接触する為、多結晶シ
リコン及びシリサイド構造538が設けられる。接点構造5
38の構成は前に述べた埋込みエミッタ構造と同様であ
る。特に、PNP形トランジスタのベース接点構造538が酸
化シリコン界面540を持ち、その側壁542の中に多結晶ス
トリップ544及びチタン・シリサイドの上面546が形成さ
れる。図面に示していないが、導電性多結晶シリコン54
4が薄い酸化シリコン層540内の開口を介して半導体ベー
ス領域520と接触する。トランジスタ516は第１図乃至第
25図について前に述べたのと同じ方法の工程によって製
造することができる。

発明の技術的な利点 以上、集積バイポーラ及びCMOS製造方法を説明した。製
造コストが切下げられ、本発明に従って形成された半導
体構造の歩留まりが著しく高まる。これは大部分は、バ
イポーラ及びMOSトランジスタを製造する時の方法の工
程が少なくなったことによるものである。種々のマスク
工程を組合せて、バイポーラ及びMOSの半導体領域及び
特徴を同時に形成することができる。

分割ポリシリコン方法により、バイポーラ・トランジス
タのエミッタ及びMOSトランジスタのゲート構造を方法
の同じ工程で形成することができる。この方法には、バ
イポーラ・トランジスタに対して巣ごもり形及び壁形エ
ミッタの両方の構造を利用することができる。MOSトラ
ンジスタのゲート導体及びバイポーラ・トランジスタの
エミッタを形成するポリシリコンのデポジッションは、
MOSトランジスタでは導電度の高いゲート電極を形成
し、且つバイポーラ・トランジスタでは濃度の高い不純
物のエミッタ素子を形成する不純物を打込む。強くドー
プされたポリシリコン・エミッタ素子を後で真性ベース
領域に拡散して、バイポーラ・エミッタ領域を形成す
る。その後で形成されたポリシリコン層が、夫々バイポ
ーラ及びMOSトランジスタのエミッタ及びゲート構造を
完成する。

トランジスタ領域から部分的にフィールド酸化物に重な
る場所まで横方向に延びる導体ストリップを形成するこ
とにより、本発明の製造工程では、マスクのアラインメ
ントの制約が緩くなる。こうすることにより、メタライ
ズ接点パターンの垂直方向の整合の臨界性が低下する。
更に、トランジスタの一層小さい領域に対する接点のア
ラインメントの問題を強めずに、トランジスタの特徴自
体も１ミクロン未満のレベルに下げることができる。

バイポーラ及びMOSトランジスタを、埋込みＮ＋形及び
Ｐ形井戸及び浅いＮ形及びＰ形双子井戸を持つ薄いエピ
タキシャル層内に形成することにより、回路動作の点で
の一層の利点が実現される。この形式の半導体構造によ
り、バイポーラ・トランジスタの動作特性が好くなり、
隣合ったトランジスタのラッチアップに対する免疫性が
改善される。動作特性について云うと、バイポーラ・ト
ランジスタの直列コレクタ抵抗が減少する。

以上は本発明の好ましい実施例を説明したものである
が、特許請求の範囲によって定められた本発明の範囲を
逸脱せずに、技術的な選択事項として、細部に種々の変
更を加えることができることは云うまでもない。更に、
当業者であれば、ここで説明した個別の利点を実現する
ために、１個の集積回路の中にここで説明した種々の利
点及び特徴の全部を採用する必要が無いことが理解され
よう。

以上の説明に関連して更に下記の項を開示する。

（１）バイポーラ・トランジスタを製造する方法におい
て、基板の上に周囲をフィールド絶縁体によって取囲ま
れた半導体タンクを形成し、該半導体タンク内にベー
ス、エミッタ及びコレクタの半導体領域を形成し、前記
エミッタ領域に重ねて導電多結晶シリコンを形成し、前
記ベース領域、前記多結晶シリコン及び前記コレクタ領
域と夫々接触する金属ストリップを形成し、前記多結晶
シリコンは横方向に前記フィールド絶縁体の上まで伸
び、前記金属を反応させて導電シリサイド接点ストリッ
プを形成し、各々のシリサイド接点ストリップと接触す
る端子電極を形成する工程を含む方法。

（２）第（１）項に記載した方法に於いて、エミッタ領
域を、前記ベース領域上の薄い絶縁体の形成部によって
限定された巣ごもり構造として形成し、前記薄い絶縁体
内に開口を形成し、前記多結晶シリコンを前記開口上の
強くドープした層として形成して、該開口を介して前記
ベース領域と接触する様にし、該開口の回りの多結晶シ
リコンのパターンを定めて、前記開口に隣接して薄い絶
縁体に重なる様にすることを含む方法。

（３）第（２）項に記載した方法に於いて、多結晶シリ
コンの上に側壁酸化物を形成し、前記ベース領域内に、
前記側壁酸化物に対してセルフアラインの外因性半導体
ベース領域を形成することを含む方法。

（４）第（３）項に記載した方法に於いて、前記多結晶
シリコンのドーパントを、前記ベース領域の内、前記開
口によって露出した部分に拡散することによって、前記
エミッタ領域を形成することを含む方法。

（５）第（１）項に記載した方法に於いて、前記ベース
領域上に形成された薄い絶縁体の形成部によって限定さ
れる壁形構造として前記ベース領域を形成し、該絶縁体
内に開口を形成し、多結晶シリコンを、該開口を介して
前記ベース領域と接触する、該開口上上方の強くドープ
下層として形成し、多結晶シリコンを、縁や前記開口の
縁と略整合する様にパターンを定めることを含む方法。

（６）第（５）項に記載した方法に於いて、前記の多結
晶シリコンのドーパントを前記ベース領域の内、前記開
口によって露出した部分に拡散することによって、前記
エミッタ領域を形成することを含む方法。

（７）第１の導電型を持つ第１及び第２の半導体タンク
を形成し、各々のタンクは外接する絶縁材料によって横
方向に絶縁されており、前記タンクが夫々バイポーラ・
トランジスタ及び第１の形式のMOSトランジスタを形成
する為の区域を限定し、第２の導電型を持つ第３の半導
体タンクを形成し、該第３のタンクは絶縁材料によって
前記第１及び第２のタンクから絶縁されており、前記第
３のタンクがその中に第２の形式のMOSトランジスタを
形成する為の区域を限定し、前記第１、第２及び第３の
タンクの上方に第１の薄い絶縁層及び第１の多結晶シリ
コン層を形成し、前記第１のタンク内に隣接する真性及
び外因性半導体領域を形成して、バイポーラ・トランジ
スタの真性及び外因性ベース領域を限定し、前記第１の
薄い絶縁層及び前記第１の多結晶シリコン層のパターン
を定めて、前記第１のタンク内に開口を形成して、バイ
ポーラ・トランジスタのエミッタ領域を限定する共に、
前記第２及び第３のタンク内に環状アイランドを形成し
て、夫々第１及び第２の形式のMOSトランジスタのゲー
ト素子を限定し、前記第１の多結晶シリコン層に重なる
第２の多結晶シリコン層を形成して、前記第１のタンク
内のエミッタ導体、並びに前記第２及び第３のタンクの
夫々のゲート導体に対応する区域を限定し、前記第２の
多結晶シリコン層を不純物でドープして、前記第３のタ
ンク内に一対の半導体領域を同時に形成してMOSトラン
ジスタのソース及びドレイン領域を形成し、前記第１の
タンクに重なる第２の多結晶シリコン層内の不純物ドー
ピングを前記真性ベース領域内に追込み、前記外因性ベ
ース領域内に第２の導電型を持つ半導体領域を形成し、
前記第２のタンク内に第２の導電型を持つ一対の半導体
領域を形成してMOSトランジスタのソース及びドレイン
領域を形成し、前記第２の多結晶層の上に第２の薄い絶
縁層を形成して、前記第２及び第３のタンクに関連する
多結晶ゲートの上並びに前記第１のタンクに関連するエ
ミッタの上に導電材料の層を形成し、前記強くドープし
た真性ベース領域の上並びにそれに隣接する外接する絶
縁材料の上に、前記第２の薄い絶縁層及び前記導電材料
のストリップを形成し、前記第１のタンク内に深いコレ
クタを形成し、該深いコレクタ及びそれに隣接する絶縁
材料の上に、前記第２の薄い絶縁層及び導電材料のスト
リップを形成し、前記第１及び第２の形式のMOSトラン
ジスタの夫々のドレイン領域に重ねて、前記第２の薄い
絶縁層及び導電材料の上に複数個のストリップを形成
し、各々のストリップは前記MOSトランジスタの夫々ソ
ース及びドレイン領域に隣接する絶縁材料の一部分にも
重なり、前記第２の薄い絶縁層を導電材料と反応させて
シリサイドを形成し、該シリサイドに対する電気接点を
形成して、バイポーラ・トランジスタのベース、エミッ
タ及びコレクタ領域と、夫々のMOSトランジスタのソー
ス、ドレイン及びゲート素子に対する電気接続部を設け
る工程を含むバイポーラ・トランジスタを製造する方
法。

（８）第（７）項に記載した方法に於いて、前記第１の
薄い絶縁層及び第１の多結晶シリコンの両方を介して打
込みをすることにより、真性及び外因性ベース領域を同
時に形成する方法。

（９）第（７）項に記載した方法に於いて、前記深いコ
レクタの上に金属シリサイド接点を形成し、該シリサイ
ド接点が前記第１のタンクに関連する絶縁材料の上に形
成される方法。

（10）第（７）項に記載した方法に於いて、同形シリコ
ン層を形成し、該同形層の一部分が多結晶エミッタ及び
ゲート素子の側壁の上に残る様に、前記同形層を異方性
をもって除去することを含む方法。

（11）バイポーラ・トランジスタの場所及び第１の形式
のMOSトランジスタの場所を限定する為の第１の導電型
を持つ一対の半導体タンクを同時に形成し、第２の形式
のMOSトランジスタの場所及び前記第１の導電型を持つ
半導体タンクを隔離する領域を限定する為の第２の導電
型を持つ一対の半導体タンクを同時に形成し、前記バイ
ポーラ・トランジスタの場所の中に半導体ベース領域を
形成し、前記MOSトランジスタの両方の場所にゲート絶
縁体及びゲート導体を、そして前記バイポーラ・トラン
ジスタの場所のベース領域内にエミッタ領域を限定する
エミッタ導体パターンを同時に形成し、前記エミッタ導
体並びに前記第２の形式のMOSトランジスタのタンクに
同時に打込みをしてソース及びドレイン領域を形成し、
前記エミッタ導体からの打込み不純物を前記ベース領域
に拡散してエミッタ領域を形成し、前記バイポーラ・ト
ランジスタに関連するタンク内に半導体コレクタ領域を
形成し、前記バイポーラ・トランジスタのベース領域内
に強くドープした半導体領域を、そして前記第１の形式
のMOSトランジスタに関連するタンク内に半導体ソース
及びドレイン領域を同時に形成し、前記バイポーラ・ト
ランジスタのベース、エミッタ及びコレクタ領域、並び
に夫々のMOSトランジスタのゲート、ドレイン及びソー
ス領域に接触する複数個の端子導体を同時に形成する工
程を含む集積バイポーラ及びMOSトランジスタを製造す
る方法。

（12）第（11）項に記載した方法に於いて、前記エミッ
タ導体及び半導体エミッタ領域の間に埋込み接点を形成
する工程を含む方法。

（13）第（12）項に記載した方法に於いて、前記エミッ
タ領域及びエミッタ端子導体の間に導電性多結晶シリコ
ンを形成することにより、前記埋込み接点を形成する方
法。

（14）第（11）項に記載した方法に於いて、前記バイポ
ーラ・トランジスタのエミッタ導体の上及び前記MOSト
ランジスタの導体の上に側壁絶縁物を同時に形成して、
半導体エミッタ領域を他の半導体領域から横方向に隔て
ると共に、夫々のMOSトランジスタのソース及びドレイ
ン半導体領域を隔てて、所望の長さを持つ導電チャンネ
ルを形成する方法。

（15）第（14）項に記載した方法に於いて、前記エミッ
タ領域を外因性ベース領域から隔てる為に、前記バイポ
ーラ・トランジスタの側壁絶縁物を形成することを含む
方法。

（16）集積バイポーラ及び電界効果トランジスタに対す
る接点を形成する方法に於いて、半導体本体の面にベー
ス、エミッタ及びコレクタ半導体領域を形成して前記バ
イポーラ・トランジスタを限定し、前記半導体本体の面
に相隔たるソース及びドレイン半導体領域を形成すると
共に、その間に導電チャンネルを形成するゲート構造を
形成して、前記電界効果トランジスタを限定し、前記バ
イポーラ・トランジスタ及び電界効果トランジスタを少
なくとも部分的に絶縁材料によって取囲まれる様に形成
し、該絶縁層の上で前記バイポーラ・トランジスタ及び
電界効果トランジスタの上に金属導体層を形成し、該金
属を反応させて導電性シリサイドを形成し、該反応した
金属のパターンを定めて、前記ベース、エミッタ及びコ
レクタ半導体領域に接触する導体ストリップを形成する
と共に、前記ソース及びドレイン半導体領域及びゲート
構造に接触する導体ストリップを形成し、前記バイポー
ラ・トランジスタ及び電界効果トランジスタの少なくと
も１つの導体ストリップのパターンを定めて前記絶縁材
料に重なる様にし、パターンを定めた各々のストリップ
に接点電極を形成する工程を含む方法。

（17）第（16）項に記載した方法に於いて、エミッタ半
導体領域の上にドープされた導電性多結晶シリコンを形
成し、該多結晶シリコンの上に前記金属導体を形成する
ことにより、前記バイポーラ・トランジスタの埋込みエ
ミッタ接点を形成することを含む方法。

（18）半導体基板と、半導体コレクタ領域と、前記基板
の面内でコレクタ領域内に形成された半導体ベース領域
と、前記ベース領域の少なくとも一部分に重なる様に形
成された絶縁層とを有し、該絶縁層はその下にくるエミ
ッタ区域を限定する開口を持ち、更に、前記ベース領域
内にあって前記開口と整合する半導体エミッタ領域と、
前記開口を介して前記エミッタ領域と接触する様に形成
された、前記絶縁層と重なる多結晶層と、該多結晶エミ
ッタ層とシリサイドをなす第１の金属導体と、前記ベー
ス領域と電気的に接触する第２の導体手段と、前記コレ
クタ領域と電気的に接触する第３の導電手段とを有する
縦形バイポーラ・トランジスタ。

（19）第（18）項に記載した縦形バイポーラ・トランジ
スタに於いて、前記第２及び第３の導体手段が、夫々半
導体ベース及びコレクタ領域とシリサイドをなす導電金
属で構成される縦形バイポーラ・トランジスタ。

（20）第（19）項に記載した縦形バイポーラ・トランジ
スタに於いて、前記トランジスタを横方向に隔離する厚
手の絶縁体を持ち、前記第２及び第３の導体手段が該厚
手の絶縁体の一部分の上に配置されている縦形バイポー
ラ・トランジスタ。

（21）第（20）項に記載した縦形バイポーラ・トランジ
スタに於いて、前記トランジスタの上に形成された絶縁
材料の不活性化層を持ち、該不活性化層が、前記第１、
第２及び第３の導体にアクセスできる様にする接点用開
口を持っている縦形バイポーラ・トランジスタ。

（22）第（18）項に記載した縦形バイポーラ・トランジ
スタに於いて、前記第２の導体手段及びベース領域の間
に強くドープした半導体領域及びシリサイド界面を持つ
と共に、前記第３の導体手段及びコレクタ領域の間にシ
リサイド界面を持つ縦形バイポーラ・トランジスタ。

（23）第（18）項に記載した他縦形バイポーラ・トラン
ジスタに於いて、前記ベースがバイポーラ・トランジス
タが行なわれる真性領域、及び前記第２の導体手段と接
触する外因性領域を持っている縦形のバイポーラ・トラ
ンジスタ。

（24）第（19）項に記載した縦形バイポーラ・トランジ
スタに於いて、前記ベース領域と接触する様に形成され
た第２のシリサイド接点を持つ縦形バイポーラ・トラン
ジスタ。

（25）半導体本体の面内に形成されていてトランジスタ
のコレクタ領域を形成する半導体タンクと、該タンク内
に形成されていて、トランジスタの能動真性ベース領域
を形成する半導体モートと、前記ベース領域内に形成さ
れたエミッタ領域と、前記モート内に形成された外因性
ベース領域と、前記外因性ベース領域、前記エミッタ領
域及びコレクタ領域に電気的に接触する手段とを有する
小面積バイポーラ・トランジスタ。

（26）バイポーラ及びCMOSトランジスタを製造する集積
工程を持つ方法を説明した。マスク、パターンぎめ及び
打込み工程は、製造の複雑さを少なくする様に高度にま
とめられている。まとめられた工程が分割レベル・ポリ
シリコン工程を含み、この工程では、PMOS及びNMOS168,
170ゲート導体及びバイポーラ・エミッタ構造142が形成
される。ポリシリコンは強くドープされていて、MOSト
ランジスタのゲート電極168,170を形成すると共に、不
純物濃度の高い別の区域188を形成し、この区域を後で
その下にくるバイポーラ・ベース領域に拡散させる。バ
イポーラ・トランジスタのコレクタ216、ベース210,218
及びエミッタ214と、CMOSトランジスタのゲート236,25
4、ソース232,248及びドレイン238,252に対する横方向
に延びる接点ストリップを持つ、面積の小さい高性能ト
ランジスタを製造することができる。このため、電極の
メタライズ・パターンのアラインメントがそれほど臨界
的でなくなる。

【図面の簡単な説明】

第１図乃至第12図は、その中にバイポーラ及びCMOSトラ
ンジスタを後で形成する種々の半導体領域を限定する隔
離及び形成工程を示すウェーハの断面図、第13図乃至第
25図は夫々の半導体領域内にバイポーラ及びCMOSトラン
ジスタを集積して製造する様子を示す断面図、第26図は
半導体基板の或る断面を斜めに見た図で、第25図の集積
バイポーラ及びCMOS装置の配置と構成を示す。第27図及
び第28図はベース及び巣ごもり形エミッタ領域に隣接し
て形成されたコレクタを持つ集積バイポーラ装置の別の
配置を示す断面図及び平面図、第29図及び第30図はバイ
ポーラ・トランジスタの集成に対して離れた場所から接
続できる様にした、集積巣ごもりエミッタ形バイポーラ
構造の更に別の配置の断面図及び平面図、第31図及び第
32図はバイポーラ・トランジスタに対する２重コレクタ
接点を持つ集積バイポーラ構造の別の配置の断面図及び
平面図、第33図乃至第35図は対称的な配置を持つ小面
積、壁形エミッタを持つバイポーラ・トランジスタの断
面図及び平面図、第36図は二叉状の離れた場所にあるベ
ース接点を持つ、対称的な配置を有する小面積、壁形エ
ミッタを持つバイポーラ・トランジスタの断面図、第37
図及び第38図は壁形エミッタを持つ小面積バイポーラ・
トランジスタの断面図及び平面図であるが、配置は非対
称である。第39図及び第40図は非対称な配置で離れた場
所でエミッタ及びベースの接続ができる様にした壁形エ
ミッタを持つバイポーラ・トランジスタの断面図及び平
面図、第41図及び第42図は２重ベース及び２重コレクタ
接点を持つ巣ごもり形エミッタを持つバイポーラ・トラ
ンジスタの断面図及び平面図、第43図は本発明に従って
製造された横形PNP形バイポーラ・トランジスタの断面
図である。 主な符号の説明 142:バイポーラ・エミッタ構造 168:ゲート電極 170:ゲート電極 210:ベース 214:エミッタ 216:コレクタ 218:ベース 232:ソース 236:ゲート 238:ドレイン 248:ソース 252:ドレイン 254:ゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体基板上にバイポーラとMOSトランジ
   スタを有するデバイスを作成する方法であって： 上記半導体基板上に、（ａ）上記バイポーラトランジス
   タ用の埋込みコレクタを含む第１のタンクと、（ｂ）上
   記MOSトランジスタ用の第２のタンクを形成する工程； 上記第１と第２のタンク上に、薄い絶縁層と載置される
   第１の多結晶シリコン層を形成する工程； 上記第１の多結晶シリコン層を形成した後、上記第１の
   タンク中であって、バイポーラトランジスタの真性及び
   外因性ベース領域の存在予定領域に不純物を導入する工
   程； バイポーラトランジスタのエミッタと埋込みコレクタの
   各接点領域用の開口を、上記第１タンク上の上記第１の
   多結晶シリコン層と上記薄い絶縁層に形成する工程； 上記第１の多結晶シリコン層上及び上記開口に導電性の
   第２の多結晶シリコン層を形成して、（ａ）上記第１タ
   ンク上にエミッタ構造と埋込みコレクタ接点を、又
   （ｂ）上記第２タンク上にゲートを、形成する行程； 上記MOSトランジスタ用のソースとドレイン領域を形成
   する工程；及び バイポーラトランジスタのベース、エミッタとコレクタ
   の各接点及びMOSトランジスタのソース、ドレインとゲ
   ートの各接点を形成する工程； より成るバイポーラとMOSトランジスタを有するデバイ
   スを作成する方法。