JPH0778886A - ダイナミック・ランダム・アクセス・メモリの容量素子 - Google Patents
ダイナミック・ランダム・アクセス・メモリの容量素子Info
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- JPH0778886A JPH0778886A JP5221564A JP22156493A JPH0778886A JP H0778886 A JPH0778886 A JP H0778886A JP 5221564 A JP5221564 A JP 5221564A JP 22156493 A JP22156493 A JP 22156493A JP H0778886 A JPH0778886 A JP H0778886A
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- polycrystalline silicon
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- type polycrystalline
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＤＲＡＭのメモリ・セルの容量素子の容量絶縁
膜を、リーク電流を増大させずに薄膜化する。 【構成】上部電極はＰ型多結晶シリコン膜５１ａからな
り、Ｎ型拡散層１９Ａａに接続される下部電極はＰ型多
結晶シリコン膜３３ａａと金属膜３１ａとからなる。
膜を、リーク電流を増大させずに薄膜化する。 【構成】上部電極はＰ型多結晶シリコン膜５１ａからな
り、Ｎ型拡散層１９Ａａに接続される下部電極はＰ型多
結晶シリコン膜３３ａａと金属膜３１ａとからなる。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）の容量素子の構造に関
する。
・アクセス・メモリ（ＤＲＡＭ）の容量素子の構造に関
する。
【０００２】
【従来の技術】ＤＲＡＭの高集積化に伴ない、メモリ・
セルを構成する容量素子の１つの容量素子あたりの蓄積
電荷を減少させずにメモリ・セルの面積（容量素子の占
有面積）を縮小させる改良がなされてきた。その改良の
１つが容量絶縁膜の薄膜化であり、他のひとつがトレン
チ型やスタックド型に代表される容量素子構造の３次元
化である。例えば、１６メガ・ビットＤＲＡＭでは、ス
タックド型の容量素子を採用した製品が多い。その容量
絶縁膜の膜厚は、酸化シリコン膜に換算した膜厚（酸化
シリコン膜の比誘電率である３．８２によって、容量素
子の容量値を換算して得た実効膜厚）が約５ｎｍであ
る。
セルを構成する容量素子の１つの容量素子あたりの蓄積
電荷を減少させずにメモリ・セルの面積（容量素子の占
有面積）を縮小させる改良がなされてきた。その改良の
１つが容量絶縁膜の薄膜化であり、他のひとつがトレン
チ型やスタックド型に代表される容量素子構造の３次元
化である。例えば、１６メガ・ビットＤＲＡＭでは、ス
タックド型の容量素子を採用した製品が多い。その容量
絶縁膜の膜厚は、酸化シリコン膜に換算した膜厚（酸化
シリコン膜の比誘電率である３．８２によって、容量素
子の容量値を換算して得た実効膜厚）が約５ｎｍであ
る。
【０００３】ＤＲＡＭの製造工程の断面図である図９を
参照すると、従来のスタックド型の容量素子を有するＤ
ＲＡＭのメモリ・セルは、ゲート電極１７ｄ，ゲート酸
化膜１５ｄ，およびＮ型拡散層１９Ａｄ，１９Ｂｄから
なるソース・ドレイン領域により構成された１つのＮチ
ャネルＭＯＳトランジスタと、Ｎ型多結晶シリコン膜３
５ｄａからなる下部電極，窒化シリコン膜４１ｄおよび
酸化シリコン膜４３ｄからなる容量絶縁膜，およびＮ型
多結晶シリコン膜５３ｄからなる上部電極により構成さ
れた１つの容量素子とからなる。このメモリ・セルは、
以下のように形成される。
参照すると、従来のスタックド型の容量素子を有するＤ
ＲＡＭのメモリ・セルは、ゲート電極１７ｄ，ゲート酸
化膜１５ｄ，およびＮ型拡散層１９Ａｄ，１９Ｂｄから
なるソース・ドレイン領域により構成された１つのＮチ
ャネルＭＯＳトランジスタと、Ｎ型多結晶シリコン膜３
５ｄａからなる下部電極，窒化シリコン膜４１ｄおよび
酸化シリコン膜４３ｄからなる容量絶縁膜，およびＮ型
多結晶シリコン膜５３ｄからなる上部電極により構成さ
れた１つの容量素子とからなる。このメモリ・セルは、
以下のように形成される。
【０００４】まず、Ｐ型シリコン基板１１ｄ表面に、フ
ィールド酸化膜１３ｄとゲート酸化膜１５ｄとがそれぞ
れ選択的に形成される。ワード線を兼るゲート電極１７
ｄが形成された後、ソース・ドレイン領域であるＮ型拡
散層１９Ａｄ，１９Ｂｄが形成される。全面に層間絶縁
膜２１ｄが形成された後、この層間絶縁膜２１ｄ（およ
びゲート酸化膜１５ｄ）を貫通してＮ型拡散層１９Ａｄ
に達するノード・コンタクト孔２３ｄが形成される〔図
９（ａ）〕。
ィールド酸化膜１３ｄとゲート酸化膜１５ｄとがそれぞ
れ選択的に形成される。ワード線を兼るゲート電極１７
ｄが形成された後、ソース・ドレイン領域であるＮ型拡
散層１９Ａｄ，１９Ｂｄが形成される。全面に層間絶縁
膜２１ｄが形成された後、この層間絶縁膜２１ｄ（およ
びゲート酸化膜１５ｄ）を貫通してＮ型拡散層１９Ａｄ
に達するノード・コンタクト孔２３ｄが形成される〔図
９（ａ）〕。
【０００５】次に、多結晶シリコン膜が堆積される。こ
の多結晶シリコン膜を導電体にするために、導電型不純
物がこの多結晶シリコン膜に熱拡散もしくはイオン注入
法により導入される。その際、Ｐ型不純物では上記Ｎ型
拡散層１９Ａｄとの間にＰＮ接合を形成するという障害
が生じるため、燐等のＮ型不純物が導入され、この多結
晶シリコン膜はＮ型多結晶シリコン膜３５ｄとなる〔図
９（ｂ）〕。Ｎ型多結晶シリコン膜３５ｄの不純物濃度
は、約１０20ａｔｏｍｓ／ｃｍ2 である。
の多結晶シリコン膜を導電体にするために、導電型不純
物がこの多結晶シリコン膜に熱拡散もしくはイオン注入
法により導入される。その際、Ｐ型不純物では上記Ｎ型
拡散層１９Ａｄとの間にＰＮ接合を形成するという障害
が生じるため、燐等のＮ型不純物が導入され、この多結
晶シリコン膜はＮ型多結晶シリコン膜３５ｄとなる〔図
９（ｂ）〕。Ｎ型多結晶シリコン膜３５ｄの不純物濃度
は、約１０20ａｔｏｍｓ／ｃｍ2 である。
【０００６】続いて、上記Ｎ型多結晶シリコン膜３５ｄ
が所望の形状にパターニングされ、Ｎ型多結晶シリコン
膜３５ｄａとなる。さらに、ＬＰＣＶＤ法により全面に
窒化シリコン膜４１ｄが堆積され、ウェット酸化法によ
りこの窒化シリコン膜４１ｄ表面が酸化シリコン膜４３
ｄに変換される〔図９（ｃ）〕。
が所望の形状にパターニングされ、Ｎ型多結晶シリコン
膜３５ｄａとなる。さらに、ＬＰＣＶＤ法により全面に
窒化シリコン膜４１ｄが堆積され、ウェット酸化法によ
りこの窒化シリコン膜４１ｄ表面が酸化シリコン膜４３
ｄに変換される〔図９（ｃ）〕。
【０００７】引き続いて、ＬＰＣＶＤ法により全面に多
結晶シリコン膜が堆積され、この多結晶シリコン膜にＮ
型不純物の導入が行なわれ、Ｎ型多結晶シリコン膜５３
ｄが形成される〔図９（ｄ）〕。図示は省略するが、そ
の後、第２の層間絶縁膜の堆積，ビット・コンタクト孔
の形成，ビット線等の形成等が行なわれ、所望のメモリ
・セルを有するＤＲＡＭの形成が完了する。
結晶シリコン膜が堆積され、この多結晶シリコン膜にＮ
型不純物の導入が行なわれ、Ｎ型多結晶シリコン膜５３
ｄが形成される〔図９（ｄ）〕。図示は省略するが、そ
の後、第２の層間絶縁膜の堆積，ビット・コンタクト孔
の形成，ビット線等の形成等が行なわれ、所望のメモリ
・セルを有するＤＲＡＭの形成が完了する。
【０００８】
【発明が解決しようとする課題】上記容量素子では、容
量絶縁膜の膜厚は酸化シリコン膜換算で約５ｎｍまで薄
膜化して使用することができる。しかしながら、それよ
りも薄膜化すると、容量絶縁膜中を流れるリーク電流が
増大してしまい、容量素子として使用することができな
いという問題がある。これは、容量絶縁膜が非常に薄い
場合、直接トンネル型の伝導により、この容量絶縁膜中
に電子が流れるためである。
量絶縁膜の膜厚は酸化シリコン膜換算で約５ｎｍまで薄
膜化して使用することができる。しかしながら、それよ
りも薄膜化すると、容量絶縁膜中を流れるリーク電流が
増大してしまい、容量素子として使用することができな
いという問題がある。これは、容量絶縁膜が非常に薄い
場合、直接トンネル型の伝導により、この容量絶縁膜中
に電子が流れるためである。
【０００９】仕事関数等を考慮したエネルギー・バンド
図である図１０を参照すると、上記容量素子の容量絶縁
膜は、エネルギー・ギャップ（禁制帯の幅）が約８ｅＶ
の酸化シリコン膜４３ｄとエネルギー・ギャップが約５
ｅＶの窒化シリコン膜４１ｄとからなる。酸化シリコン
膜４３ｄの伝導帯下端と窒化シリコン膜４１ｄの伝導帯
下端との差は約１ｅＶであり、酸化シリコン膜４３ｄの
伝導帯下端とＮ型多結晶シリコン膜５３ｄのフェルミ準
位ＥF との差は約３ｅＶである。
図である図１０を参照すると、上記容量素子の容量絶縁
膜は、エネルギー・ギャップ（禁制帯の幅）が約８ｅＶ
の酸化シリコン膜４３ｄとエネルギー・ギャップが約５
ｅＶの窒化シリコン膜４１ｄとからなる。酸化シリコン
膜４３ｄの伝導帯下端と窒化シリコン膜４１ｄの伝導帯
下端との差は約１ｅＶであり、酸化シリコン膜４３ｄの
伝導帯下端とＮ型多結晶シリコン膜５３ｄのフェルミ準
位ＥF との差は約３ｅＶである。
【００１０】ＤＲＡＭにおいては、上部電極は常時ＶCC
／２（Ｖ）の電圧に印加され、下部電極は０〜Ｖ
CC（Ｖ）の範囲以内の電圧に印加される。容量素子のリ
ーク電流を論じる必要があるのは、上部電極と下部電極
との間に電位差がある場合である。上記２層の絶縁膜か
らなる容量絶縁膜を酸化シリコン膜に換算したときの模
式的なエネルギー・バンド図である図１１を参照する
と、下部電極が上部電極に対して０Ｖ，１Ｖ，および−
１Ｖの電位差を有するときのエネルギー障壁高さが得ら
れる。上部電極と下部電極とが等電位の場合、Ｎ型多結
晶シリコン膜５３ｄから構成された上部電極は、約３ｅ
Ｖのエネルギー障壁高さを有すると言える〔図１１
（ａ）〕。（なお、図１１（ａ）は図１０を模式化した
ものである。）下部電極が上部電極に対して１Ｖの電位
差を有する場合、上部電極の容量絶縁膜に対する約３ｅ
Ｖのエネルギー障壁高さが、直接トンネル型のリーク電
流に関与する〔図１１（ｂ）〕。下部電極が上部電極に
対して−１Ｖの電位差を有する場合、下部電極の容量絶
縁膜に対する約３ｅＶのエネルギー障壁高さが、直接ト
ンネル型のリーク電流に関与する〔図１１（ｃ）〕。こ
れらの結果から、上記容量素子では、上部電極と下部電
極との電位差の正負にかかわらず、直接トンネル型のリ
ーク電流に関与するエネルギー障壁高さは約３ｅＶであ
る。上記容量絶縁膜の膜厚が酸化シリコン膜換算で約５
ｎｍまでしか薄膜化できないのは、この約３ｅＶのエネ
ルギー障壁高さのためである。
／２（Ｖ）の電圧に印加され、下部電極は０〜Ｖ
CC（Ｖ）の範囲以内の電圧に印加される。容量素子のリ
ーク電流を論じる必要があるのは、上部電極と下部電極
との間に電位差がある場合である。上記２層の絶縁膜か
らなる容量絶縁膜を酸化シリコン膜に換算したときの模
式的なエネルギー・バンド図である図１１を参照する
と、下部電極が上部電極に対して０Ｖ，１Ｖ，および−
１Ｖの電位差を有するときのエネルギー障壁高さが得ら
れる。上部電極と下部電極とが等電位の場合、Ｎ型多結
晶シリコン膜５３ｄから構成された上部電極は、約３ｅ
Ｖのエネルギー障壁高さを有すると言える〔図１１
（ａ）〕。（なお、図１１（ａ）は図１０を模式化した
ものである。）下部電極が上部電極に対して１Ｖの電位
差を有する場合、上部電極の容量絶縁膜に対する約３ｅ
Ｖのエネルギー障壁高さが、直接トンネル型のリーク電
流に関与する〔図１１（ｂ）〕。下部電極が上部電極に
対して−１Ｖの電位差を有する場合、下部電極の容量絶
縁膜に対する約３ｅＶのエネルギー障壁高さが、直接ト
ンネル型のリーク電流に関与する〔図１１（ｃ）〕。こ
れらの結果から、上記容量素子では、上部電極と下部電
極との電位差の正負にかかわらず、直接トンネル型のリ
ーク電流に関与するエネルギー障壁高さは約３ｅＶであ
る。上記容量絶縁膜の膜厚が酸化シリコン膜換算で約５
ｎｍまでしか薄膜化できないのは、この約３ｅＶのエネ
ルギー障壁高さのためである。
【００１１】なお、６４メガ・ビットＤＲＡＭでは、容
量絶縁膜の薄膜化に代えて、容量絶縁膜に直接に覆われ
る下部電極の実効表面積を増大させる方法が、提案され
ている。これらの方法には、例えば、多結晶シリコン膜
からなる下部電極の表面を半球形状のグレインで構成し
て凹凸を極端に形成する方法，フィン構造あるいはシリ
ンダー構造の下部電極を形成する方法等がある。これら
の方法はいずれも製造工程が煩雑であり，製造原価が高
くなるという問題を含んでいる。
量絶縁膜の薄膜化に代えて、容量絶縁膜に直接に覆われ
る下部電極の実効表面積を増大させる方法が、提案され
ている。これらの方法には、例えば、多結晶シリコン膜
からなる下部電極の表面を半球形状のグレインで構成し
て凹凸を極端に形成する方法，フィン構造あるいはシリ
ンダー構造の下部電極を形成する方法等がある。これら
の方法はいずれも製造工程が煩雑であり，製造原価が高
くなるという問題を含んでいる。
【００１２】
【課題を解決するための手段】本発明のダイナミック・
ランダム・アクセス・メモリの容量素子は、Ｐ型シリコ
ン基板表面上を覆う層間絶縁膜を貫通し，このＰ型シリ
コン基板表面に設けられたＮチャネルＭＯＳトランジス
タのソース・ドレイン領域をなすＮ型拡散層の一方に達
するノード・コンタクト孔を介してこの該Ｎ型拡散層に
接続される下部電極と、上記下部電極を覆う容量絶縁膜
と、上記容量絶縁膜を覆う上部電極とからなる容量素子
において、少なくとも容量絶縁膜を直接に覆うＰ型多結
晶シリコン膜を含んだ上部電極，および上記Ｎ型拡散層
の一方に達するノード・コンタクト孔を介してこのＮ型
拡散層に直接に接続されるこのノード・コンタクト孔内
に設けられた金属膜とこの金属膜に接続されたＰ型多結
晶シリコン膜とからなる下部電極の少なくとも一方を有
している。
ランダム・アクセス・メモリの容量素子は、Ｐ型シリコ
ン基板表面上を覆う層間絶縁膜を貫通し，このＰ型シリ
コン基板表面に設けられたＮチャネルＭＯＳトランジス
タのソース・ドレイン領域をなすＮ型拡散層の一方に達
するノード・コンタクト孔を介してこの該Ｎ型拡散層に
接続される下部電極と、上記下部電極を覆う容量絶縁膜
と、上記容量絶縁膜を覆う上部電極とからなる容量素子
において、少なくとも容量絶縁膜を直接に覆うＰ型多結
晶シリコン膜を含んだ上部電極，および上記Ｎ型拡散層
の一方に達するノード・コンタクト孔を介してこのＮ型
拡散層に直接に接続されるこのノード・コンタクト孔内
に設けられた金属膜とこの金属膜に接続されたＰ型多結
晶シリコン膜とからなる下部電極の少なくとも一方を有
している。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】スタックド型のメモリ・セルを有するＤＲ
ＡＭの断面図である図１を参照すると、本発明の第１の
実施例の容量素子は、Ｐ型多結晶シリコン膜５１ａから
なる上部電極と、酸化シリコン膜４３ａおよび窒化シリ
コン膜４１ａの２層膜からなる容量絶縁膜と、Ｐ型多結
晶シリコン膜３３ａａおよび金属膜３１ａからなる下部
電極とから構成されている。本実施例の１つのメモリ・
セルは、この容量素子と１つのＮチャネルＭＯＳトラン
ジスタとからなる。このＮチャネルＭＯＳトランジスタ
は、Ｐ型シリコン基板１１ａのフィールド酸化膜１３ａ
に囲まれた表面に形成され、ワード線を兼るゲート電極
１７ａ，ゲート酸化膜ａ，およびＮ型拡散層１９Ａａ，
１９Ｂａから構成されている。上記金属膜３１ａは、例
えばタングステン，モリブデン，銅，アルミニウム，窒
化チタン等からなり、層間絶縁膜２１ａとゲート酸化膜
１５ａとを貫通してＮ型拡散層１９Ａａに達するノード
・コンタクト孔２３ａ内に埋め込まれており、このＮ型
拡散層１９Ａａに直接に接続されている。上記Ｐ型多結
晶シリコン膜３３ａａは、この金属膜３１ａに接続さ
れ、上記窒化シリコン膜４１ａに直接に覆われている。
このＰ型多結晶シリコン膜３３ａａとこのＮ型拡散層１
９Ａａとの間に金属膜３１ａが介在するため、本実施例
の下部電極とこのＮ型拡散層１９Ａａとの間にＰＮ接合
が形成されることが避けられる。上記Ｐ型多結晶シリコ
ン膜５１ａは、上記酸化シリコン膜４３ａを直接に覆っ
ている。
ＡＭの断面図である図１を参照すると、本発明の第１の
実施例の容量素子は、Ｐ型多結晶シリコン膜５１ａから
なる上部電極と、酸化シリコン膜４３ａおよび窒化シリ
コン膜４１ａの２層膜からなる容量絶縁膜と、Ｐ型多結
晶シリコン膜３３ａａおよび金属膜３１ａからなる下部
電極とから構成されている。本実施例の１つのメモリ・
セルは、この容量素子と１つのＮチャネルＭＯＳトラン
ジスタとからなる。このＮチャネルＭＯＳトランジスタ
は、Ｐ型シリコン基板１１ａのフィールド酸化膜１３ａ
に囲まれた表面に形成され、ワード線を兼るゲート電極
１７ａ，ゲート酸化膜ａ，およびＮ型拡散層１９Ａａ，
１９Ｂａから構成されている。上記金属膜３１ａは、例
えばタングステン，モリブデン，銅，アルミニウム，窒
化チタン等からなり、層間絶縁膜２１ａとゲート酸化膜
１５ａとを貫通してＮ型拡散層１９Ａａに達するノード
・コンタクト孔２３ａ内に埋め込まれており、このＮ型
拡散層１９Ａａに直接に接続されている。上記Ｐ型多結
晶シリコン膜３３ａａは、この金属膜３１ａに接続さ
れ、上記窒化シリコン膜４１ａに直接に覆われている。
このＰ型多結晶シリコン膜３３ａａとこのＮ型拡散層１
９Ａａとの間に金属膜３１ａが介在するため、本実施例
の下部電極とこのＮ型拡散層１９Ａａとの間にＰＮ接合
が形成されることが避けられる。上記Ｐ型多結晶シリコ
ン膜５１ａは、上記酸化シリコン膜４３ａを直接に覆っ
ている。
【００１５】ＤＲＡＭの製造工程の断面図である図２を
併せて参照すると、上記第１の実施例のスタックド型の
容量素子を有するＤＲＡＭのメモリ・セルは、以下のよ
うに形成される。
併せて参照すると、上記第１の実施例のスタックド型の
容量素子を有するＤＲＡＭのメモリ・セルは、以下のよ
うに形成される。
【００１６】まず、Ｐ型シリコン基板１１ａ表面に、フ
ィールド酸化膜１３ａとゲート酸化膜１５ａとがそれぞ
れ選択的に形成される。ワード線を兼るゲート電極１７
ａが形成された後、ソース・ドレイン領域であるＮ型拡
散層１９Ａａ，１９Ｂａが形成される。全面に層間絶縁
膜２１ａが形成された後、この層間絶縁膜２１ａ（およ
びゲート酸化膜１５ａ）を貫通してＮ型拡散層１９Ａａ
に達するノード・コンタクト孔２３ａが形成される〔図
２（ａ）〕。
ィールド酸化膜１３ａとゲート酸化膜１５ａとがそれぞ
れ選択的に形成される。ワード線を兼るゲート電極１７
ａが形成された後、ソース・ドレイン領域であるＮ型拡
散層１９Ａａ，１９Ｂａが形成される。全面に層間絶縁
膜２１ａが形成された後、この層間絶縁膜２１ａ（およ
びゲート酸化膜１５ａ）を貫通してＮ型拡散層１９Ａａ
に達するノード・コンタクト孔２３ａが形成される〔図
２（ａ）〕。
【００１７】次に、選択成長法，もしくはスパッタ法お
よびエッチバック等により、上記ノード・コンタクト孔
２３ａ内に金属膜３１ａが形成される〔図２（ｂ）〕。
よびエッチバック等により、上記ノード・コンタクト孔
２３ａ内に金属膜３１ａが形成される〔図２（ｂ）〕。
【００１８】続いて、多結晶シリコン膜が堆積される。
この多結晶シリコン膜を導電体にするために、この多結
晶シリコン膜に熱拡散もしくはイオン注入法によりボロ
ン等のＰ型不純物が導入され、この多結晶シリコン膜は
Ｐ型多結晶シリコン膜３３ａとなる〔図２（ｃ）〕。こ
のＰ型多結晶シリコン膜３３ａの不純物濃度は、約１０
20ａｔｏｍｓ／ｃｍ2 である。
この多結晶シリコン膜を導電体にするために、この多結
晶シリコン膜に熱拡散もしくはイオン注入法によりボロ
ン等のＰ型不純物が導入され、この多結晶シリコン膜は
Ｐ型多結晶シリコン膜３３ａとなる〔図２（ｃ）〕。こ
のＰ型多結晶シリコン膜３３ａの不純物濃度は、約１０
20ａｔｏｍｓ／ｃｍ2 である。
【００１９】引き続いて、上記Ｐ型多結晶シリコン膜３
３ａが所望の形状にパターニングされ、Ｐ型多結晶シリ
コン膜３３ａａとなる。さらに、ＬＰＣＶＤ法により全
面に窒化シリコン膜４１ａが堆積され、ウェット酸化法
によりこの窒化シリコン膜４１ａ表面が酸化シリコン膜
４３ａに変換される〔図２（ｄ）〕。
３ａが所望の形状にパターニングされ、Ｐ型多結晶シリ
コン膜３３ａａとなる。さらに、ＬＰＣＶＤ法により全
面に窒化シリコン膜４１ａが堆積され、ウェット酸化法
によりこの窒化シリコン膜４１ａ表面が酸化シリコン膜
４３ａに変換される〔図２（ｄ）〕。
【００２０】さらに、ＬＰＣＶＤ法により全面に多結晶
シリコン膜が堆積され、この多結晶シリコン膜にＰ型不
純物の導入が行なわれ、Ｐ型多結晶シリコン膜５１ａが
形成される〔図１〕。図示は省略するが、その後、第２
の層間絶縁膜の堆積，ビット・コンタクト孔の形成，ビ
ット線等の形成等が行なわれ、所望のメモリ・セルを有
するＤＲＡＭの形成が完了する。
シリコン膜が堆積され、この多結晶シリコン膜にＰ型不
純物の導入が行なわれ、Ｐ型多結晶シリコン膜５１ａが
形成される〔図１〕。図示は省略するが、その後、第２
の層間絶縁膜の堆積，ビット・コンタクト孔の形成，ビ
ット線等の形成等が行なわれ、所望のメモリ・セルを有
するＤＲＡＭの形成が完了する。
【００２１】仕事関数等を考慮したエネルギー・バンド
図である図３を参照すると、上記第１の実施例の容量素
子の容量絶縁膜は、エネルギー・ギャップ（禁制帯の
幅）が約８ｅＶの酸化シリコン膜４３ａとエネルギー・
ギャップが約５ｅＶの窒化シリコン膜４１ａとからな
る。酸化シリコン膜４３ａの伝導帯下端と窒化シリコン
膜４１ａの伝導帯下端との差は約１ｅＶであり、酸化シ
リコン膜４３ａの伝導帯下端と上部電極であるＰ型多結
晶シリコン膜５１ａのフェルミ準位ＥF との差は約４ｅ
Ｖである。同様に、酸化シリコン膜４３ａの伝導帯下端
と下部電極を構成するＰ型多結晶シリコン膜３３ａａの
ＥF との差は約４ｅＶである。Ｐ型多結晶シリコン膜３
３ａａおよびＰ型多結晶シリコン膜５１ａでは、ＥF と
価電子帯上端のエネルギー準位（ＥV ）が概ね等しく、
ＥF と伝導帯下端のエネルギー準位Ｅc との差は約１．
１ｅＶであり、禁制帯は約１．１ｅＶの幅を有してい
る。
図である図３を参照すると、上記第１の実施例の容量素
子の容量絶縁膜は、エネルギー・ギャップ（禁制帯の
幅）が約８ｅＶの酸化シリコン膜４３ａとエネルギー・
ギャップが約５ｅＶの窒化シリコン膜４１ａとからな
る。酸化シリコン膜４３ａの伝導帯下端と窒化シリコン
膜４１ａの伝導帯下端との差は約１ｅＶであり、酸化シ
リコン膜４３ａの伝導帯下端と上部電極であるＰ型多結
晶シリコン膜５１ａのフェルミ準位ＥF との差は約４ｅ
Ｖである。同様に、酸化シリコン膜４３ａの伝導帯下端
と下部電極を構成するＰ型多結晶シリコン膜３３ａａの
ＥF との差は約４ｅＶである。Ｐ型多結晶シリコン膜３
３ａａおよびＰ型多結晶シリコン膜５１ａでは、ＥF と
価電子帯上端のエネルギー準位（ＥV ）が概ね等しく、
ＥF と伝導帯下端のエネルギー準位Ｅc との差は約１．
１ｅＶであり、禁制帯は約１．１ｅＶの幅を有してい
る。
【００２２】前述したように、ＤＲＡＭにおいては、上
部電極は常時ＶCC／２（Ｖ）の電圧に印加され、下部電
極は０〜ＶCC（Ｖ）の範囲以内の電圧に印加される。ま
た、ＶCCは通常２Ｖである。容量素子のリーク電流を論
じる必要があるのは、Ｐ型多結晶シリコン膜５１ａから
なる上部電極とＰ型多結晶シリコン膜３３ａａを含んで
なる下部電極との間に電位差がある場合である。上記窒
化シリコン膜４１ａおよび酸化シリコン膜４３ａの２層
の絶縁膜からなる容量絶縁膜を酸化シリコン膜に換算し
たときの模式的なエネルギー・バンド図である図４を参
照すると、以下のことが明確になる。
部電極は常時ＶCC／２（Ｖ）の電圧に印加され、下部電
極は０〜ＶCC（Ｖ）の範囲以内の電圧に印加される。ま
た、ＶCCは通常２Ｖである。容量素子のリーク電流を論
じる必要があるのは、Ｐ型多結晶シリコン膜５１ａから
なる上部電極とＰ型多結晶シリコン膜３３ａａを含んで
なる下部電極との間に電位差がある場合である。上記窒
化シリコン膜４１ａおよび酸化シリコン膜４３ａの２層
の絶縁膜からなる容量絶縁膜を酸化シリコン膜に換算し
たときの模式的なエネルギー・バンド図である図４を参
照すると、以下のことが明確になる。
【００２３】上部電極と下部電極とが等電位の場合、Ｐ
型多結晶シリコン膜５１ａから構成された上部電極は、
約４ｅＶのエネルギー障壁高さを有すると言える〔図４
（ａ）〕。（なお、図４（ａ）は図３を模式化したもの
である。）下部電極が上部電極に対して１Ｖの電位差を
有する場合、上部電極の容量絶縁膜に対するエネルギー
障壁高さは約４ｅＶである。この電位差が１．１Ｖより
小さい正の値のとき、Ｐ型多結晶シリコン膜５１ａのＥ
F の値は、Ｐ型多結晶シリコン膜３３ａａの禁制帯に位
置する値であるため、直接トンネル型のリーク電流は、
極めて小さくなる〔図４（ｂ）〕。下部電極が上部電極
に対して−１Ｖの電位差を有する場合、下部電極の容量
絶縁膜に対するエネルギー障壁高さも約４ｅＶである。
この電位差が−１．１Ｖより大きな負の値のとき、Ｐ型
多結晶シリコン膜３３ａａのＥFの値は、Ｐ型多結晶シ
リコン膜５１ａの禁制帯に位置する値であるため、直接
トンネル型のリーク電流は、極めて小さくなる〔図４
（ｃ）〕。
型多結晶シリコン膜５１ａから構成された上部電極は、
約４ｅＶのエネルギー障壁高さを有すると言える〔図４
（ａ）〕。（なお、図４（ａ）は図３を模式化したもの
である。）下部電極が上部電極に対して１Ｖの電位差を
有する場合、上部電極の容量絶縁膜に対するエネルギー
障壁高さは約４ｅＶである。この電位差が１．１Ｖより
小さい正の値のとき、Ｐ型多結晶シリコン膜５１ａのＥ
F の値は、Ｐ型多結晶シリコン膜３３ａａの禁制帯に位
置する値であるため、直接トンネル型のリーク電流は、
極めて小さくなる〔図４（ｂ）〕。下部電極が上部電極
に対して−１Ｖの電位差を有する場合、下部電極の容量
絶縁膜に対するエネルギー障壁高さも約４ｅＶである。
この電位差が−１．１Ｖより大きな負の値のとき、Ｐ型
多結晶シリコン膜３３ａａのＥFの値は、Ｐ型多結晶シ
リコン膜５１ａの禁制帯に位置する値であるため、直接
トンネル型のリーク電流は、極めて小さくなる〔図４
（ｃ）〕。
【００２４】上記第１の実施例の上記容量素子では、上
記の結果から、上部電極と下部電極との電位差が−１．
１Ｖより大きく１．１Ｖより小さい場合には、従来技術
に比べて直接トンネル型のリーク電流は極めて小さい。
また、この電位差が例えば１．１Ｖ以上，あるいは−
１．１Ｖ以下のとき、直接トンネル型のリーク電流に関
与するエネルギー障壁高さは約４ｅＶである。絶縁膜の
膜厚をＴ，エネルギー障壁高さをφとすると、直接トン
ネル確率は、ｅｘｐ〔−Ｔ（φ）1/2 〕に比例する。し
たがって、例えば、ＶCCが２．２Ｖ以上であっても、容
量絶縁膜の膜厚が同じ膜厚で従来技術と本実施例とを比
較した場合、直接トンネル型のリーク電流は、ｅｘｐ
〔−（４）1/2 〕／ｅｘｐ〔−（３）1/2 〕＝０．７７
倍に低減される。また、同じリーク電流で比較した場
合、容量絶縁膜の実効的な膜厚は、（３）1/2 ／（４）
1/2 ＝０．８７倍に薄膜化することができる。
記の結果から、上部電極と下部電極との電位差が−１．
１Ｖより大きく１．１Ｖより小さい場合には、従来技術
に比べて直接トンネル型のリーク電流は極めて小さい。
また、この電位差が例えば１．１Ｖ以上，あるいは−
１．１Ｖ以下のとき、直接トンネル型のリーク電流に関
与するエネルギー障壁高さは約４ｅＶである。絶縁膜の
膜厚をＴ，エネルギー障壁高さをφとすると、直接トン
ネル確率は、ｅｘｐ〔−Ｔ（φ）1/2 〕に比例する。し
たがって、例えば、ＶCCが２．２Ｖ以上であっても、容
量絶縁膜の膜厚が同じ膜厚で従来技術と本実施例とを比
較した場合、直接トンネル型のリーク電流は、ｅｘｐ
〔−（４）1/2 〕／ｅｘｐ〔−（３）1/2 〕＝０．７７
倍に低減される。また、同じリーク電流で比較した場
合、容量絶縁膜の実効的な膜厚は、（３）1/2 ／（４）
1/2 ＝０．８７倍に薄膜化することができる。
【００２５】なお、上記第１の実施例の上部電極は、Ｐ
型多結晶シリコン膜のみから構成されているが、Ｐ型多
結晶シリコン膜とこれを覆う金属膜とからなる積層構造
にしてもよい。また、上記第１の実施例はスタックド型
の容量素子に関するものであるが、トレンチ・スタック
ド型の容量素子に対しても本実施例は適用できる。
型多結晶シリコン膜のみから構成されているが、Ｐ型多
結晶シリコン膜とこれを覆う金属膜とからなる積層構造
にしてもよい。また、上記第１の実施例はスタックド型
の容量素子に関するものであるが、トレンチ・スタック
ド型の容量素子に対しても本実施例は適用できる。
【００２６】スタックド型のメモリ・セルを有するＤＲ
ＡＭの断面図である図５を参照すると、本発明の第２の
実施例の容量素子は、Ｐ型多結晶シリコン膜５１ｂから
なる上部電極と、酸化シリコン膜４３ｂおよび窒化シリ
コン膜４１ｂの２層膜からなる容量絶縁膜と、Ｎ型多結
晶シリコン膜３５ｂからなる下部電極とから構成されて
いる。本実施例の１つのメモリ・セルは、この容量素子
と１つのＮチャネルＭＯＳトランジスタとからなる。こ
のＮチャネルＭＯＳトランジスタは、Ｐ型シリコン基板
１１ｂのフィールド酸化膜１３ｂに囲まれた表面に形成
され、ワード線を兼るゲート電極１７ｂ，ゲート酸化膜
ｂ，およびＮ型拡散層１９Ａｂ，１９Ｂｂから構成され
ている。上記Ｎ型多結晶シリコン膜３５ｂは、上記窒化
シリコン膜４１ｂに直接に覆われ、層間絶縁膜２１ｂと
ゲート酸化膜１５ｂとを貫通してＮ型拡散層１９Ａｂに
達するノード・コンタクト孔２３ｂを介してこのＮ型拡
散層１９Ａｂに直接に接続されている。上記Ｐ型多結晶
シリコン膜５１ｂは、上記酸化シリコン膜４３ｂを直接
に覆っている。
ＡＭの断面図である図５を参照すると、本発明の第２の
実施例の容量素子は、Ｐ型多結晶シリコン膜５１ｂから
なる上部電極と、酸化シリコン膜４３ｂおよび窒化シリ
コン膜４１ｂの２層膜からなる容量絶縁膜と、Ｎ型多結
晶シリコン膜３５ｂからなる下部電極とから構成されて
いる。本実施例の１つのメモリ・セルは、この容量素子
と１つのＮチャネルＭＯＳトランジスタとからなる。こ
のＮチャネルＭＯＳトランジスタは、Ｐ型シリコン基板
１１ｂのフィールド酸化膜１３ｂに囲まれた表面に形成
され、ワード線を兼るゲート電極１７ｂ，ゲート酸化膜
ｂ，およびＮ型拡散層１９Ａｂ，１９Ｂｂから構成され
ている。上記Ｎ型多結晶シリコン膜３５ｂは、上記窒化
シリコン膜４１ｂに直接に覆われ、層間絶縁膜２１ｂと
ゲート酸化膜１５ｂとを貫通してＮ型拡散層１９Ａｂに
達するノード・コンタクト孔２３ｂを介してこのＮ型拡
散層１９Ａｂに直接に接続されている。上記Ｐ型多結晶
シリコン膜５１ｂは、上記酸化シリコン膜４３ｂを直接
に覆っている。
【００２７】仕事関数等を考慮し，上記窒化シリコン膜
４１ｂおよび酸化シリコン膜４３ｂの２層の絶縁膜から
なる容量絶縁膜を酸化シリコン膜に換算したときの模式
的なエネルギー・バンド図である図６を参照すると、上
記第２の実施例では、以下のことが明確になる。
４１ｂおよび酸化シリコン膜４３ｂの２層の絶縁膜から
なる容量絶縁膜を酸化シリコン膜に換算したときの模式
的なエネルギー・バンド図である図６を参照すると、上
記第２の実施例では、以下のことが明確になる。
【００２８】上部電極と下部電極とが等電位の場合、Ｐ
型多結晶シリコン膜５１ｂから構成された上部電極は、
約４ｅＶのエネルギー障壁高さを有すると言える〔図６
（ａ）〕。下部電極が上部電極に対して１Ｖの電位差を
有する場合、上部電極の容量絶縁膜に対する約４ｅＶの
エネルギー障壁高さが、直接トンネル型のリーク電流に
関与する〔図６（ｂ）〕。下部電極が上部電極に対して
−１Ｖの電位差を有する場合、下部電極の容量絶縁膜に
対するエネルギー障壁高さは約３ｅＶであるが、この電
位差が−１．１Ｖより大きい負の値のとき、Ｎ型多結晶
シリコン膜３５ｂのＥF の値は、Ｐ型多結晶シリコン膜
５１ｂの禁制帯に位置する値であるため、直接トンネル
型のリーク電流は、極めて小さくなる〔図６（ｃ）〕。
型多結晶シリコン膜５１ｂから構成された上部電極は、
約４ｅＶのエネルギー障壁高さを有すると言える〔図６
（ａ）〕。下部電極が上部電極に対して１Ｖの電位差を
有する場合、上部電極の容量絶縁膜に対する約４ｅＶの
エネルギー障壁高さが、直接トンネル型のリーク電流に
関与する〔図６（ｂ）〕。下部電極が上部電極に対して
−１Ｖの電位差を有する場合、下部電極の容量絶縁膜に
対するエネルギー障壁高さは約３ｅＶであるが、この電
位差が−１．１Ｖより大きい負の値のとき、Ｎ型多結晶
シリコン膜３５ｂのＥF の値は、Ｐ型多結晶シリコン膜
５１ｂの禁制帯に位置する値であるため、直接トンネル
型のリーク電流は、極めて小さくなる〔図６（ｃ）〕。
【００２９】したがって上記第２の実施例の上記容量素
子では、直接トンネル型のリーク電流に関与するエネル
ギー障壁高さは約４ｅＶである。従来技術と本実施例と
での同じリーク電流で比較した場合、容量絶縁膜の実効
的な膜厚は、０．８７倍に薄膜化することができる。
子では、直接トンネル型のリーク電流に関与するエネル
ギー障壁高さは約４ｅＶである。従来技術と本実施例と
での同じリーク電流で比較した場合、容量絶縁膜の実効
的な膜厚は、０．８７倍に薄膜化することができる。
【００３０】なお、本実施例は上記第１の実施例より製
造工程が簡潔である。さらに上記第１の実施例と同様に
本実施例の上部電極もＰ型多結晶シリコン膜のみから構
成されているが、Ｐ型多結晶シリコン膜とこれを覆う金
属膜とからなる積層構造にしてもよい。また、上記第１
の実施例はスタックド型の容量素子に関するものである
が、トレンチ・スタックド型の容量素子に対しても本実
施例は適用できる。
造工程が簡潔である。さらに上記第１の実施例と同様に
本実施例の上部電極もＰ型多結晶シリコン膜のみから構
成されているが、Ｐ型多結晶シリコン膜とこれを覆う金
属膜とからなる積層構造にしてもよい。また、上記第１
の実施例はスタックド型の容量素子に関するものである
が、トレンチ・スタックド型の容量素子に対しても本実
施例は適用できる。
【００３１】スタックド型のメモリ・セルを有するＤＲ
ＡＭの断面図である図７を参照すると、本発明の第３の
実施例の容量素子は、Ｎ型多結晶シリコン膜５３ｃから
なる上部電極と、酸化シリコン膜４３ｃおよび窒化シリ
コン膜４１ｃの２層膜からなる容量絶縁膜と、Ｐ型多結
晶シリコン膜３３ｃおよび金属膜３１ｃからなる下部電
極とから構成されている。本実施例の１つのメモリ・セ
ルは、この容量素子と１つのＮチャネルＭＯＳトランジ
スタとからなる。このＮチャネルＭＯＳトランジスタ
は、Ｐ型シリコン基板１１ｃのフィールド酸化膜１３ｃ
に囲まれた表面に形成され、ワード線を兼るゲート電極
１７ｃ，ゲート酸化膜ｃ，およびＮ型拡散層１９Ａｃ，
１９Ｂｃから構成されている。上記金属膜３１ｃは、層
間絶縁膜２１ｃとゲート酸化膜１５ｃとを貫通してＮ型
拡散層１９Ａｃに達するノード・コンタクト孔２３ｃ内
に埋め込まれており、このＮ型拡散層１９Ａｃに直接に
接続されている。上記Ｐ型多結晶シリコン膜３３ｃは、
この金属膜３１ｃに接続され、上記窒化シリコン膜４１
ｃに直接に覆われている。上記Ｎ型多結晶シリコン膜５
３ｃは、上記酸化シリコン膜４３ｃを直接に覆ってい
る。
ＡＭの断面図である図７を参照すると、本発明の第３の
実施例の容量素子は、Ｎ型多結晶シリコン膜５３ｃから
なる上部電極と、酸化シリコン膜４３ｃおよび窒化シリ
コン膜４１ｃの２層膜からなる容量絶縁膜と、Ｐ型多結
晶シリコン膜３３ｃおよび金属膜３１ｃからなる下部電
極とから構成されている。本実施例の１つのメモリ・セ
ルは、この容量素子と１つのＮチャネルＭＯＳトランジ
スタとからなる。このＮチャネルＭＯＳトランジスタ
は、Ｐ型シリコン基板１１ｃのフィールド酸化膜１３ｃ
に囲まれた表面に形成され、ワード線を兼るゲート電極
１７ｃ，ゲート酸化膜ｃ，およびＮ型拡散層１９Ａｃ，
１９Ｂｃから構成されている。上記金属膜３１ｃは、層
間絶縁膜２１ｃとゲート酸化膜１５ｃとを貫通してＮ型
拡散層１９Ａｃに達するノード・コンタクト孔２３ｃ内
に埋め込まれており、このＮ型拡散層１９Ａｃに直接に
接続されている。上記Ｐ型多結晶シリコン膜３３ｃは、
この金属膜３１ｃに接続され、上記窒化シリコン膜４１
ｃに直接に覆われている。上記Ｎ型多結晶シリコン膜５
３ｃは、上記酸化シリコン膜４３ｃを直接に覆ってい
る。
【００３２】仕事関数等を考慮し，上記窒化シリコン膜
４１ｃおよび酸化シリコン膜４３ｃの２層の絶縁膜から
なる容量絶縁膜を酸化シリコン膜に換算したときの模式
的なエネルギー・バンド図である図８を参照すると、上
記第２の実施例では、以下のことが明確になる。
４１ｃおよび酸化シリコン膜４３ｃの２層の絶縁膜から
なる容量絶縁膜を酸化シリコン膜に換算したときの模式
的なエネルギー・バンド図である図８を参照すると、上
記第２の実施例では、以下のことが明確になる。
【００３３】上部電極と下部電極とが等電位の場合、Ｎ
型多結晶シリコン膜５３ｃから構成された上部電極は、
約４ｅＶのエネルギー障壁高さを有すると言える〔図８
（ａ）〕。下部電極が上部電極に対して１Ｖの電位差を
有する場合、上部電極の容量絶縁膜に対するエネルギー
障壁高さは約３ｅＶであるが、この電位差が１．１Ｖよ
り小さい正の値のとき、Ｎ型多結晶シリコン膜５３ｃの
ＥF の値は、Ｐ型多結晶シリコン膜３３ｃの禁制帯に位
置する値であるため、直接トンネル型のリーク電流は、
極めて小さくなる〔図８（ｂ）〕。下部電極が上部電極
に対して−１Ｖの電位差を有する場合、上部電極の容量
絶縁膜に対する約４ｅＶのエネルギー障壁高さが、直接
トンネル型のリーク電流に関与する〔図８（ｃ）〕。
型多結晶シリコン膜５３ｃから構成された上部電極は、
約４ｅＶのエネルギー障壁高さを有すると言える〔図８
（ａ）〕。下部電極が上部電極に対して１Ｖの電位差を
有する場合、上部電極の容量絶縁膜に対するエネルギー
障壁高さは約３ｅＶであるが、この電位差が１．１Ｖよ
り小さい正の値のとき、Ｎ型多結晶シリコン膜５３ｃの
ＥF の値は、Ｐ型多結晶シリコン膜３３ｃの禁制帯に位
置する値であるため、直接トンネル型のリーク電流は、
極めて小さくなる〔図８（ｂ）〕。下部電極が上部電極
に対して−１Ｖの電位差を有する場合、上部電極の容量
絶縁膜に対する約４ｅＶのエネルギー障壁高さが、直接
トンネル型のリーク電流に関与する〔図８（ｃ）〕。
【００３４】したがって上記第３の実施例の上記容量素
子では、上記第２の実施例と同様に、直接トンネル型の
リーク電流に関与するエネルギー障壁高さは約４ｅＶで
ある。従来技術と本実施例とでの同じリーク電流で比較
した場合、容量絶縁膜の実効的な膜厚は、０．８７倍に
薄膜化することができる。
子では、上記第２の実施例と同様に、直接トンネル型の
リーク電流に関与するエネルギー障壁高さは約４ｅＶで
ある。従来技術と本実施例とでの同じリーク電流で比較
した場合、容量絶縁膜の実効的な膜厚は、０．８７倍に
薄膜化することができる。
【００３５】なお、上記第３の実施例の上部電極はＮ型
多結晶シリコン膜のみから構成されているが、Ｎ型多結
晶シリコン膜とこれを覆う金属膜とからなる積層構造に
してもよい。また、上記第１の実施例はスタックド型の
容量素子に関するものであるが、トレンチ・スタックド
型の容量素子に対しても本実施例は適用できる。
多結晶シリコン膜のみから構成されているが、Ｎ型多結
晶シリコン膜とこれを覆う金属膜とからなる積層構造に
してもよい。また、上記第１の実施例はスタックド型の
容量素子に関するものであるが、トレンチ・スタックド
型の容量素子に対しても本実施例は適用できる。
【００３６】
【発明の効果】以上説明したように本発明のダイナミッ
ク・ランダム・アクセス・メモリの容量素子は、少なく
とも容量絶縁膜を直接に覆うＰ型多結晶シリコン膜を含
んだ上部電極，および上記Ｎ型拡散層の一方に達するノ
ード・コンタクト孔を介してこのＮ型拡散層に直接に接
続されるこのノード・コンタクト孔内に設けられた金属
膜とこの金属膜に接続されたＰ型多結晶シリコン膜とか
らなる下部電極の少なくとも一方を有しているため、直
接トンネル型のリーク電流に関与するエネルギー障壁高
さは約４ｅＶとなる。その結果、同じリーク電流で比較
した場合、容量絶縁膜の実効的な膜厚は、従来に比べて
０．８７倍に薄膜化することができる。また、本発明の
容量素子の構造は、製造方法に負担をかけることなく得
ることができる。
ク・ランダム・アクセス・メモリの容量素子は、少なく
とも容量絶縁膜を直接に覆うＰ型多結晶シリコン膜を含
んだ上部電極，および上記Ｎ型拡散層の一方に達するノ
ード・コンタクト孔を介してこのＮ型拡散層に直接に接
続されるこのノード・コンタクト孔内に設けられた金属
膜とこの金属膜に接続されたＰ型多結晶シリコン膜とか
らなる下部電極の少なくとも一方を有しているため、直
接トンネル型のリーク電流に関与するエネルギー障壁高
さは約４ｅＶとなる。その結果、同じリーク電流で比較
した場合、容量絶縁膜の実効的な膜厚は、従来に比べて
０．８７倍に薄膜化することができる。また、本発明の
容量素子の構造は、製造方法に負担をかけることなく得
ることができる。
【図１】本発明の第１の実施例の容量素子を含んだＤＲ
ＡＭのメモリ・セルの断面図である。
ＡＭのメモリ・セルの断面図である。
【図２】上記第１の実施例の製造工程の断面図である。
【図３】上記第１の実施例の容量素子のエネルギー・バ
ンド図である。
ンド図である。
【図４】上記第１の実施例の効果を説明するための図で
あり、容量絶縁膜を酸化シリコン膜に換算したときの模
式的なエネルギー・バンド図である。
あり、容量絶縁膜を酸化シリコン膜に換算したときの模
式的なエネルギー・バンド図である。
【図５】本発明の第２の実施例の容量素子を含んだＤＲ
ＡＭのメモリ・セルの断面図である。
ＡＭのメモリ・セルの断面図である。
【図６】上記第２の実施例の効果を説明するための図で
あり、容量絶縁膜を酸化シリコン膜に換算したときの模
式的なエネルギー・バンド図である。
あり、容量絶縁膜を酸化シリコン膜に換算したときの模
式的なエネルギー・バンド図である。
【図７】本発明の第３の実施例の容量素子を含んだＤＲ
ＡＭのメモリ・セルの断面図である。
ＡＭのメモリ・セルの断面図である。
【図８】上記第３の実施例の効果を説明するための図で
あり、容量絶縁膜を酸化シリコン膜に換算したときの模
式的なエネルギー・バンド図である。
あり、容量絶縁膜を酸化シリコン膜に換算したときの模
式的なエネルギー・バンド図である。
【図９】従来のスタックド型の容量素子を含んだＤＲＡ
Ｍのメモリ・セルの製造工程の断面図である。
Ｍのメモリ・セルの製造工程の断面図である。
【図１０】上記従来のスタックド型の容量素子のエネル
ギー・バンド図である。
ギー・バンド図である。
【図１１】上記従来のスタックド型の容量素子の問題点
を説明するための図であり、容量絶縁膜を酸化シリコン
膜に換算したときの模式的なエネルギー・バンド図であ
る。
を説明するための図であり、容量絶縁膜を酸化シリコン
膜に換算したときの模式的なエネルギー・バンド図であ
る。
１１ａ〜１１ｄ Ｐ型シリコン基板 １３ａ〜１３ｄ フィールド酸化膜 １５ａ〜１５ｄ ゲート酸化膜 １７ａ〜１７ｄ ゲート電極 １９Ａａ〜１９Ａｄ，１９Ｂａ〜１９Ｂｄ Ｎ型拡散
層 ２１ａ〜２１ｄ 層間絶縁膜 ２３ａ〜２３ｄ ノード・コンタクト孔 ３１ａ，３１ｃ 金属膜 ３３ａ，３３ａａ，３３ｃ，５１ａ，５１ｂ Ｐ型多
結晶シリコン膜 ３５ｂ，３５ｄ，３５ｄａ，５３ｃ，５３ｄ Ｎ型多
結晶シリコン膜 ４１ａ〜４１ｄ 窒化シリコン膜 ４３ａ〜４３ｄ 酸化シリコン膜
層 ２１ａ〜２１ｄ 層間絶縁膜 ２３ａ〜２３ｄ ノード・コンタクト孔 ３１ａ，３１ｃ 金属膜 ３３ａ，３３ａａ，３３ｃ，５１ａ，５１ｂ Ｐ型多
結晶シリコン膜 ３５ｂ，３５ｄ，３５ｄａ，５３ｃ，５３ｄ Ｎ型多
結晶シリコン膜 ４１ａ〜４１ｄ 窒化シリコン膜 ４３ａ〜４３ｄ 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (5)
- 【請求項１】 Ｐ型シリコン基板表面上を覆う層間絶縁
膜を貫通し，該Ｐ型シリコン基板表面に設けられたＮチ
ャネルＭＯＳトランジスタのソース・ドレイン領域をな
すＮ型拡散層の一方に達するノード・コンタクト孔を介
して、該Ｎ型拡散層に接続される下部電極と、 前記下部電極を覆う容量絶縁膜と、 少なくとも前記容量絶縁膜を直接に覆うＰ型多結晶シリ
コン膜を含んだ上部電極とを有することを特徴とするダ
イナミック・ランダム・アクセス・メモリの容量素子。 - 【請求項２】 前記下部電極がＮ型多結晶シリコン膜か
らなることを特徴とする請求項１記載のダイナミック・
ランダム・アクセス・メモリの容量素子。 - 【請求項３】 前記上部電極が、前記Ｐ型多結晶シリコ
ン膜と、該Ｐ型多結晶シリコン膜上に設けられた金属膜
とからなることを特徴とする請求項１もしくは請求項２
記載のダイナミック・ランダム・アクセス・メモリの容
量素子。 - 【請求項４】 Ｐ型シリコン基板表面上を覆う層間絶縁
膜を貫通し，該Ｐ型シリコン基板表面に設けられたＮチ
ャネルＭＯＳトランジスタのソース・ドレイン領域をな
すＮ型拡散層の一方に達するノード・コンタクト孔を介
して該Ｎ型拡散層に直接に接続される該ノード・コンタ
クト孔内に設けられた金属膜と、該金属膜に接続された
Ｐ型多結晶シリコン膜とからなる下部電極と、 前記Ｐ型多結晶シリコン膜を直接に覆う容量絶縁膜と、 前記容量絶縁膜を覆う上部電極とからなることを特徴と
するダイナミック・ランダム・アクセス・メモリの容量
素子。 - 【請求項５】 前記上部電極が、少なくとも前記容量絶
縁膜を直接に覆うＮ型多結晶シリコン膜を含むことを特
徴とする請求項４記載のダイナミック・ランダム・アク
セス・メモリの容量素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221564A JPH0778886A (ja) | 1993-09-07 | 1993-09-07 | ダイナミック・ランダム・アクセス・メモリの容量素子 |
| KR1019940022430A KR100228631B1 (ko) | 1993-09-07 | 1994-09-07 | 축적 전극과 대향 전극 사이에 전류 누설이 없는 반도체 동적 랜덤 엑세스 메모리 셀 |
| US08/301,589 US5438541A (en) | 1993-09-07 | 1994-09-07 | Semiconductor dynamic random access memory cell free from leakage between accumulating electrode and counter electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221564A JPH0778886A (ja) | 1993-09-07 | 1993-09-07 | ダイナミック・ランダム・アクセス・メモリの容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778886A true JPH0778886A (ja) | 1995-03-20 |
Family
ID=16768712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221564A Pending JPH0778886A (ja) | 1993-09-07 | 1993-09-07 | ダイナミック・ランダム・アクセス・メモリの容量素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5438541A (ja) |
| JP (1) | JPH0778886A (ja) |
| KR (1) | KR100228631B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691220A (en) * | 1995-03-06 | 1997-11-25 | Nec Corporation | Process of fabricating semiconductor device having capacitor electrode implanted with boron difluoride |
| KR20020058255A (ko) * | 2000-12-29 | 2002-07-12 | 박종섭 | 반도체소자의 캐패시터 제조방법 |
| CN111477626A (zh) * | 2020-04-27 | 2020-07-31 | 复旦大学 | 一种半浮栅存储器及其制备方法 |
Families Citing this family (6)
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|---|---|---|---|---|
| US5748521A (en) * | 1996-11-06 | 1998-05-05 | Samsung Electronics Co., Ltd. | Metal plug capacitor structures for integrated circuit devices and related methods |
| KR100224729B1 (ko) * | 1996-12-10 | 1999-10-15 | 윤종용 | 반도체장치의 강유전체 커패시터 및 그 제조방법 |
| JP3421230B2 (ja) * | 1997-11-04 | 2003-06-30 | 株式会社日立製作所 | 半導体記憶装置およびその製造方法 |
| TW421886B (en) * | 1998-06-10 | 2001-02-11 | Siemens Ag | Memory-capacitor for a DRAM |
| KR100947064B1 (ko) * | 2003-08-13 | 2010-03-10 | 삼성전자주식회사 | 반도체 장치의 커패시터 및 이를 구비하는 메모리 장치 |
| FR3085540B1 (fr) * | 2018-08-31 | 2020-09-25 | St Microelectronics Rousset | Dispositif integre de mesure temporelle a constante de temps ultra longue et procede de fabrication |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590494A (ja) * | 1991-09-30 | 1993-04-09 | Toshiba Corp | 半導体装置 |
Family Cites Families (1)
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|---|---|---|---|---|
| US5278428A (en) * | 1990-06-28 | 1994-01-11 | Casio Computer Co., Ltd. | Thin film memory cell |
-
1993
- 1993-09-07 JP JP5221564A patent/JPH0778886A/ja active Pending
-
1994
- 1994-09-07 US US08/301,589 patent/US5438541A/en not_active Expired - Fee Related
- 1994-09-07 KR KR1019940022430A patent/KR100228631B1/ko not_active Expired - Fee Related
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5438541A (en) | 1995-08-01 |
| KR950010087A (ko) | 1995-04-26 |
| KR100228631B1 (ko) | 1999-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970708 |