JPH0778902A - 回路素子の実装構造 - Google Patents

回路素子の実装構造

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JPH0778902A
JPH0778902A JP5172531A JP17253193A JPH0778902A JP H0778902 A JPH0778902 A JP H0778902A JP 5172531 A JP5172531 A JP 5172531A JP 17253193 A JP17253193 A JP 17253193A JP H0778902 A JPH0778902 A JP H0778902A
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JP
Japan
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conductor
circuit element
conductor layer
ground
layer
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JP5172531A
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Hideshi Suzaki
秀史 須崎
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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Publication date
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  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 回路素子の実装状態で接地導体のインピーダ
ンスの小さい、回路性能の優れた回路素子の実装構造を
提供する。 【構成】 内部に導体層３を有する多層基板１の中央部
にキャビティ２を形成する。このキャビティ２の周囲部
に第１の導体層３と第２の導体層10Ａ〜10Ｄを階層的に
露出形成する。前記第１の導体層３を接地導体15とし、
第２の導体層10Ａ〜10Ｂを信号導体として、回路素子21
の接地端子16Ａ〜16，18Ａ〜18Ｄを接地導体15をボンデ
ィングワイヤ23で接続し、信号端子17Ａ〜17Ｄと信号導
体10Ａ〜10Ｄとを同様にボンディングワイヤ23で接続
し、良好な接地を行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、回路基板に搭載する回
路素子の実装構造に関するものである。
【０００２】
【従来の技術】図２には、従来の回路素子の実装構造が
示されている。この回路素子21は四角形状を呈してお
り、その周縁部には信号端子17Ａ，17Ｂ，17Ｃ，17Ｄが
それぞれ設けられている。この各17Ａ〜17Ｄの両側に
は、各信号端子17Ａ〜17Ｄを挟んだ位置に接地端子16
Ａ，18Ａ〜16Ｄ，18Ｄが隙間８を介してそれぞれ設けら
れている。この回路素子21は回路基板22上に搭載されて
おり、回路素子21の周りの回路基板22上には回路素子21
の前後、左右に、前記信号端子17Ａ〜17Ｄと接続する信
号導体14Ａ〜14Ｄが設けられており、これら信号導体14
Ａ〜14Ｄの両側には各信号導体14Ａ〜14Ｄを挟んで、前
記回路素子21に設けた各接地端子16Ａ，18Ａ〜16Ｄ，18
Ｄと接続するための各接地導体15Ａ，19Ａ〜15Ｄ，19Ｄ
が隙間20を介してそれぞれ設けられている。
【０００３】前記各接地端子16Ａ，18Ａ〜16Ｄ，18Ｄは
ボンディングワイヤ23によって接地導体15Ａ，19Ａ〜15
Ｄ，19Ｄとそれぞれ接続されており、各信号端子17Ａ〜
17Ｄは同様にボンディングワイヤ23によって各信号導体
14Ａ〜14Ｄとそれぞれ接続されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記回
路素子21の実装構造では、各信号導体14Ａ〜14Ｄと、こ
れを挟む各２個の接地導体との隙間20が極めて狭いた
め、各接地導体15Ａ，19Ａ〜15Ｄ，19Ｄの導体幅Ｅを十
分に大きくすることができない。そのため、これら接地
導体の断面積は導体幅が狭いので小さくなり、接地導体
の抵抗値が大きくなる。これにより高周波、高速動作の
際に、接地導体の線路でインピーダンスが大きくなり、
回路性能が悪化して回路素子の応答が遅くなって支障を
生ずるという問題があった。
【０００５】本発明は、上記課題を解決するためになさ
れたものであり、その目的は、回路素子の実装状態で、
接地導体のインピーダンスの小さい、回路性能の優れた
回路素子の実装構造を提供することにある。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、次のように構成されている。すなわち、本
発明の回路素子の実装構造は、回路素子が回路基板に実
装され、回路素子の接地端子が回路基板の接地導体に、
回路素子の信号端子が回路基板の信号導体にそれぞれ接
続されている回路素子の実装構造において、前記回路基
板は内部に１層以上の導体層を有する多層基板により構
成され、この多層基板にはキャビティが設けられ、この
キャビティ内に回路素子が実装されており、キャビティ
の周囲部に第１の導体層と第２の導体層が階層的に露出
形成され、その一方側の導体層を接地導体とし、他方側
の導体層はパターン形成して信号導体としたことを特徴
として構成されている。
【０００７】
【作用】回路基板として内部に導体層を有する多層基板
にキャビティを設け、このキャビティの周囲部に多層基
板の一部を取り除いた第１の導体層と第２の導体層を階
層的に露出形成し、一方側の導体層を接地導体とし、他
方側の導体層を信号導体とする。回路素子の実装状態に
おいて、前記接地導体は断面積が極めて大きいので良好
な接地が図れる。これにより、接地導体の低インピーダ
ンス化が図れ、高周波、高速動作が可能となる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。なお、本実施例の説明において、従来例と同一の
名称部分には同一符号を付し、その詳細な重複説明は省
略する。図１には本実施例の回路素子の実装構造が示さ
れている。
【０００９】図１において、回路基板１としては内部に
導体層３を有する多層基板１が用いられ、この多層基板
１は下層基板４の上面に導体層３が形成され、この導体
層３の上側に上側基板５が積層され、その基板５の上側
に導体層10Ａ〜10Ｄが形成されている。この多層基板１
の所望位置には、キャビティ２が設けられている。この
キャビティ２内にトランジスタや電子部品等の半導体チ
ップの回路素子21が実装されており、キャビティ２の周
囲部には第１の導体層３と第２の導体層10Ａ〜10Ｄが階
層的に露出形成されている。前記第１の導体層３は全面
が接地導体15となり、第２の導体層10Ａ〜10Ｄは信号導
体としてパターン形成されている。そして、第１の導体
層３はボンディングワイヤ23によって回路素子21の各接
地端子16Ａ，18Ａ〜16Ｄ，18Ｄと接続されており、第２
の導体層10Ａ〜10Ｄは同様にボンディングワイヤ23によ
って回路素子21の各信号端子17Ａ〜17Ｄと接続されてい
る。
【００１０】次に、本実施例の回路素子の実装構造の作
製方法を図１に基づいて説明する。まず、内部に導体層
３を有する多層基板（実施例では２層基板）１の中央部
に四角形状のキャビティ２を形成する。この四角形状の
キャビティ２の周囲部の上層基板５の内側を取り除き、
キャビティ２の周囲部に下層基板４上の第１の導体層３
を露出させる。この露出した導体層３を接地導体15とし
て機能させる。また、多層基板１の上面のキャビティ２
の周囲部にパターニングにより第２の導体層10Ａ〜10Ｄ
を形成し、この導体層10Ａ〜10Ｄを信号導体14Ａ〜14Ｄ
として機能させる。
【００１１】この多層基板１のキャビティ２内に回路素
子21を搭載し、回路素子21の各信号端子17Ａ〜17Ｄをボ
ンディングワイヤ23によって回路基板としての多層基板
１上の信号導体10Ａ〜10Ｄと接続し、回路素子21の各接
地端子16Ａ，18Ａ〜16Ｄ，18Ｄを同様にボンディングワ
イヤ23によって接地導体15としての第１の導体層３とそ
れぞれ接続して、回路素子21を回路基板１に実装する。
【００１２】本実施例によれば、多層基板１の内側に接
地導体15として全面に第１の導体層３を設けたので、接
地導体15は断面積が大きいため、その抵抗値は小さくな
り、良好な接地が可能となる。これにより、接地導体の
低インピーダンス化が図れ、高周波、高速動作時おいて
も、回路性能の悪化の虞がない。
【００１３】なお、本発明は上記実施例に限定されるこ
とはなく、様々な実施の態様を採り得る。例えば、上記
実施例では、多層基板１に設けたキャビティ２の周囲部
の第１の導体層３を接地導体とし、パターニングにより
形成した第２の導体層10Ａ〜10Ｄを信号導体としたが、
第１の導体層３をパターニングして信号導体とし、上側
基板５上の導体層全面を接地導体としてもよい。
【００１４】また、上記実施例では、回路素子21として
トランジスタや電子部品等を用いたが、本発明は、これ
らの回路素子以外の素子の実装構造に適用することがで
きる。
【００１５】
【発明の効果】本発明は、多層基板の内部に第１の導体
層と第２の導体層を階層的に露出形成し一方側の導体層
を接地導体とする構成としたので、接地導体は断面積の
大きい低抵抗の導体層となり、良好な接地が図れる。こ
れにより、接地導体の低インピーダンス化が図れ、高周
波や高速動作が可能となる。
【図面の簡単な説明】
【図１】本実施例の回路素子の実装構造の説明図であ
る。
【図２】従来の回路素子の実装構造の説明図である。
【符号の説明】
１ 多層基板 ２ キャビティ ３ 第１の導体層 10Ａ〜10Ｄ 第２の導体層 16Ａ〜16Ｄ，18Ａ〜18Ｄ 接地端子 17Ａ〜17Ｄ 信号端子 21 回路基板 23 ボンディングワイヤ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 回路素子が回路基板に実装され、回路素
    子の接地端子が回路基板の接地導体に、回路素子の信号
    端子が回路基板の信号導体にそれぞれ接続されている回
    路素子の実装構造において、前記回路基板は内部に１層
    以上の導体層を有する多層基板により構成され、この多
    層基板にはキャビティが設けられ、このキャビティ内に
    回路素子が実装されており、キャビティの周囲部に第１
    の導体層と第２の導体層が階層的に露出形成され、その
    一方側の導体層を接地導体とし、他方側の導体層はパタ
    ーン形成して信号導体としたことを特徴とする回路素子
    の実装構造。
JP5172531A 1993-06-18 1993-06-18 回路素子の実装構造 Pending JPH0778902A (ja)

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JP5172531A JPH0778902A (ja) 1993-06-18 1993-06-18 回路素子の実装構造

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JPH0778902A true JPH0778902A (ja) 1995-03-20

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JP5172531A Pending JPH0778902A (ja) 1993-06-18 1993-06-18 回路素子の実装構造

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009050843A1 (ja) * 2007-10-19 2009-04-23 Advantest Corporation 電子デバイス

Cited By (3)

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Publication number Priority date Publication date Assignee Title
WO2009050843A1 (ja) * 2007-10-19 2009-04-23 Advantest Corporation 電子デバイス
JPWO2009050843A1 (ja) * 2007-10-19 2011-02-24 株式会社アドバンテスト 電子デバイス
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