JPS61269329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61269329A JPS61269329A JP60111673A JP11167385A JPS61269329A JP S61269329 A JPS61269329 A JP S61269329A JP 60111673 A JP60111673 A JP 60111673A JP 11167385 A JP11167385 A JP 11167385A JP S61269329 A JPS61269329 A JP S61269329A
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- JP
- Japan
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- layer
- mask
- film
- substrate
- forming
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体基板に埋込まれた絶縁分離層を形成し
て半導体素子の寄生容量を減少し、高密度の集積を可能
とするための半導体装置の製造方法に関する。
て半導体素子の寄生容量を減少し、高密度の集積を可能
とするための半導体装置の製造方法に関する。
従来の技術
ＭＯ３型トランジスターあるいは、バイポーラ型トラン
ジスタよυ成る超ＬＳＩ集積回路においては、各素子間
の分離層を微細にかつ寄生容量を少く形成することが回
路動作速度を高めるために重要である。この素子分離層
はＰ−ｎ接合により形成される場合と、誘電体によシ形
成される場合とがあり、後者の方が特性上優れているが
、その製造方法は一般に複雑で技術的な困難があった。
ジスタよυ成る超ＬＳＩ集積回路においては、各素子間
の分離層を微細にかつ寄生容量を少く形成することが回
路動作速度を高めるために重要である。この素子分離層
はＰ−ｎ接合により形成される場合と、誘電体によシ形
成される場合とがあり、後者の方が特性上優れているが
、その製造方法は一般に複雑で技術的な困難があった。
そして、このような誘電体の素子分離層形成方法の中で
は、シリコン（Ｓｉ ）基板に酸素イオンを注入して形
成する方法が比較的簡単で、量産に適したものとされて
きた。以下その製造方法について第２図（ａ）〜（、）
の工程順断面図によって説明する。
は、シリコン（Ｓｉ ）基板に酸素イオンを注入して形
成する方法が比較的簡単で、量産に適したものとされて
きた。以下その製造方法について第２図（ａ）〜（、）
の工程順断面図によって説明する。
例えばｎチャンネ／Ｌ／ＭＯ８集積回路の製造に際して
は、第２図（、）に示すようにＰ型Ｓｉ基板（１）を用
意し、この基板の表面から酸素イオン（０２）を加速エ
ネルギー４ＱＱＫｅＶで、注入量１．２Ｘ１０ 個にだ
け注入し、１１５０°Ｃの温度でアニールして、第２図
（ｂ）に示すごとく深さ約０．５μｍ厚さ約０．５μｍ
の埋込み５ｉＯｚ層（２）を形成する。この埋込５ｉ０
２層（２）に関し上部Ｓｉ層（１’）はアニールによっ
て再結晶化され、酸素イオン注入による欠陥は除去され
る。この酸素イオン注入法によれば、上部Ｓｉ層（１勺
によって各ｆ素子を作シ、他素子との分離を行うため、
第２図（、）に示すように設定された各素子間のＳｉ層
をエツチング法によシ除去し、第２１１（ｄ）のように
、残ったＳｉ層（１′）の表面および側面に熱酸化法に
より酸化膜（３）を設ける。この方法によって第２図（
、）に示すように底面及び側面がＳｉＯ２膜【２）及び
（３）によりそれぞれ囲まれた分離Ｓｉ層が形成される
。分離されたＳｉ層を素子領域として、これにゲート酸
化膜（４）、ゲート電極（５）、ソース・ドレイン拡散
領域（６）を形成することによυＭＯ８）ランジスタが
構成される。さらに層間絶縁膜（７）の上に素子の金属
配線（８）が形成される。
は、第２図（、）に示すようにＰ型Ｓｉ基板（１）を用
意し、この基板の表面から酸素イオン（０２）を加速エ
ネルギー４ＱＱＫｅＶで、注入量１．２Ｘ１０ 個にだ
け注入し、１１５０°Ｃの温度でアニールして、第２図
（ｂ）に示すごとく深さ約０．５μｍ厚さ約０．５μｍ
の埋込み５ｉＯｚ層（２）を形成する。この埋込５ｉ０
２層（２）に関し上部Ｓｉ層（１’）はアニールによっ
て再結晶化され、酸素イオン注入による欠陥は除去され
る。この酸素イオン注入法によれば、上部Ｓｉ層（１勺
によって各ｆ素子を作シ、他素子との分離を行うため、
第２図（、）に示すように設定された各素子間のＳｉ層
をエツチング法によシ除去し、第２１１（ｄ）のように
、残ったＳｉ層（１′）の表面および側面に熱酸化法に
より酸化膜（３）を設ける。この方法によって第２図（
、）に示すように底面及び側面がＳｉＯ２膜【２）及び
（３）によりそれぞれ囲まれた分離Ｓｉ層が形成される
。分離されたＳｉ層を素子領域として、これにゲート酸
化膜（４）、ゲート電極（５）、ソース・ドレイン拡散
領域（６）を形成することによυＭＯ８）ランジスタが
構成される。さらに層間絶縁膜（７）の上に素子の金属
配線（８）が形成される。
発明が解決しようとする問題点
上述した従来の技術による素子領域の形成方法では、第
２図（、）に示すとおシ、素子分離領域の溝αつの部分
で凹凸が存在するため、と・の表面に層間絶縁膜（７）
を介して金属配線（８）を形成したとき、その配線のヌ
テツプカバレージが悪いため抵抗が高くなったシ、断線
を生じて、不都合であった。一方表面の平坦性を維持し
て分離領域を形成するために、底面を酸素注入層で形成
し、素子間の側面の分離を溝でな（Ｐ−ｎ接合で分離す
る方法もあるが、この方法では分離領域の微細化が難し
く、しかも寄生容量が大きくて耐圧が低いため、不完全
な分離となる。従って、微細で寄生容量が小さい集積回
路の形成においては、素子配列の表面を平坦に形成し、
かつ誘電体によシ完全に素子周囲を分離することが要求
される。
２図（、）に示すとおシ、素子分離領域の溝αつの部分
で凹凸が存在するため、と・の表面に層間絶縁膜（７）
を介して金属配線（８）を形成したとき、その配線のヌ
テツプカバレージが悪いため抵抗が高くなったシ、断線
を生じて、不都合であった。一方表面の平坦性を維持し
て分離領域を形成するために、底面を酸素注入層で形成
し、素子間の側面の分離を溝でな（Ｐ−ｎ接合で分離す
る方法もあるが、この方法では分離領域の微細化が難し
く、しかも寄生容量が大きくて耐圧が低いため、不完全
な分離となる。従って、微細で寄生容量が小さい集積回
路の形成においては、素子配列の表面を平坦に形成し、
かつ誘電体によシ完全に素子周囲を分離することが要求
される。
問題点を解決するための手段
本発明は、上記の要求に従い、半導体基板表面にイオン
注入のマスクとなる第一のマスク層を形成し、前記第一
マスク層の上にそのマスクパターンを決定するパターン
を有する第二のマスク層を形成し、この第二のマスク層
のパターンに従って、前記第一のマスク層を処理するこ
とによシ傾斜壁を有するマスクパターンを形成し、前記
第一のマスク層をマスクとして酸素イオン注入を行うこ
とにより、前記第一のマスクと基板表面とが成す凹凸に
従った凹凸を有し、凸部において前記基板表面と同一面
上に連なった埋込み酸化膜層を形成し、この酸化膜層の
凹部内の基板体を素子とし、凸部により、素子側面の分
離領域を形成し、これによって表面が平坦で、周囲が酸
化膜層に囲まれた素子分離層を形成する半導体装置の製
造方法を提供するものである。
注入のマスクとなる第一のマスク層を形成し、前記第一
マスク層の上にそのマスクパターンを決定するパターン
を有する第二のマスク層を形成し、この第二のマスク層
のパターンに従って、前記第一のマスク層を処理するこ
とによシ傾斜壁を有するマスクパターンを形成し、前記
第一のマスク層をマスクとして酸素イオン注入を行うこ
とにより、前記第一のマスクと基板表面とが成す凹凸に
従った凹凸を有し、凸部において前記基板表面と同一面
上に連なった埋込み酸化膜層を形成し、この酸化膜層の
凹部内の基板体を素子とし、凸部により、素子側面の分
離領域を形成し、これによって表面が平坦で、周囲が酸
化膜層に囲まれた素子分離層を形成する半導体装置の製
造方法を提供するものである。
作用
本発明の方法において酸素イオン注入後、第−及び第二
のマスクを除去すれば、分離領域の表面は素子面に連な
って平坦に形成でき、かつ誘電体により完全に素子周囲
を分離した半導体装置が実現できる。
のマスクを除去すれば、分離領域の表面は素子面に連な
って平坦に形成でき、かつ誘電体により完全に素子周囲
を分離した半導体装置が実現できる。
実施例
以下に図面を参照して、本発明について詳しく説明する
。第１図（５）からｌＧ）の工程順断面図に本発明の半
導体装置の一実施例としてｎチャンネ／ｌｚＭＯ３集積
回路の製造方法を示す。第１図（Ａ）のＰ型シリコン基
板（１）に、第１図の）のように、第一のマスク層とし
て熱酸化により例えば厚さ０．８μｍの５ｉ０２膜（９
）を形成し、第二のマスク層として厚さ１μｍのフォト
レジスト０Ｑを形成する。
。第１図（５）からｌＧ）の工程順断面図に本発明の半
導体装置の一実施例としてｎチャンネ／ｌｚＭＯ３集積
回路の製造方法を示す。第１図（Ａ）のＰ型シリコン基
板（１）に、第１図の）のように、第一のマスク層とし
て熱酸化により例えば厚さ０．８μｍの５ｉ０２膜（９
）を形成し、第二のマスク層として厚さ１μｍのフォト
レジスト０Ｑを形成する。
第１図Ｃ）に示すようにフォトレジストａＯは通常のフ
ォトリソグラフィー法によってパターニングされる。次
にフォトレジストα１をマスクトシて５ｉＯｚ膜（９）
のエツチングを例えばＣＦ４と０２ガスを用いたプラズ
マエツチング法によシ行い、第１図（Ｄ）のごとく、マ
スクパターンが傾斜壁を有するようにテーパーエツチン
グを行う。この場合、傾斜角は３００〜６０’程度が良
く、逆テーパー型で一３０°〜−６０°程度でもよい。
ォトリソグラフィー法によってパターニングされる。次
にフォトレジストα１をマスクトシて５ｉＯｚ膜（９）
のエツチングを例えばＣＦ４と０２ガスを用いたプラズ
マエツチング法によシ行い、第１図（Ｄ）のごとく、マ
スクパターンが傾斜壁を有するようにテーパーエツチン
グを行う。この場合、傾斜角は３００〜６０’程度が良
く、逆テーパー型で一３０°〜−６０°程度でもよい。
あるいは等方性エツチングによる曲′線状にエツチング
を行っても良へこれらの傾斜角度を急峻にすると後の０
２＋注入工程で形成される側面の埋込５ｉ０２層の濃度
が薄くなり絶縁層が形成できなくなるので、傾斜角度は
３０〜６０が適している。次にフォトレジストα１を除
去し、テーパー形状のＳｉＯ２膜（９）を残す。この５
ｉＯｚ膜（９）をマスクとして０２ を加速エネルギ
ー４００ ｋｅＶで、注入量１．２Ｘ ｔｏ ／ｄ注入
する。注入層は第１図のに示す埋込層（財）として形成
される。この埋込層は５ｉ０２マスク（９）のない部分
で一定深さの平面的な埋込み層となるが、被マスク部は
０２ 注入の際テーパーを持つ５ｉ０２膜（９）のマ
スクによって遮蔽され、埋込層が前記平面部から斜めに
Ｓｉ表面まで連続して形成される。すなわち、埋込層（
６）は基板面（１）とマスク（９）とからなる凹凸に従
った凹凸を有することになる。また５ｉＯｚ膜（９）の
厚さが０２ 注入の飛程より十分厚い場合、マスクの平
坦な領域では５ｉ０２膜中を０２が貫通せず、Ｓｉ基板
には０２ の注入されない領域が形成される。結局、
５ｉＯｚ膜の厚さが０２ の平均飛程より厚ければＳ
ｉ中の０２注入層（２）は不連続となり、薄ければ連続
となシ、そのいづれでも良い。さらに５ｉＯｚ膜（９）
を除去し、アニールを行って埋込ＳｉＯ２層＠を完成す
る。この方法において、第１図（ト）のように、埋込Ｓ
ｉＯ２膜（６）の凸部又は傾斜部によりＳｉ層が分離さ
れ、完全に分離された素子領域が形成できる。この素子
領域に第１図Ｃ）のように、ゲート酸化膜（４）、ゲー
ト電極Ｃ５） 、ソース・ドレイン領域（６）、および
層間膜（７）をはさんでＡＩ電極（８）を形成し、ＭＯ
８型トランジスタよシ成るＬＳＩが形成される。
を行っても良へこれらの傾斜角度を急峻にすると後の０
２＋注入工程で形成される側面の埋込５ｉ０２層の濃度
が薄くなり絶縁層が形成できなくなるので、傾斜角度は
３０〜６０が適している。次にフォトレジストα１を除
去し、テーパー形状のＳｉＯ２膜（９）を残す。この５
ｉＯｚ膜（９）をマスクとして０２ を加速エネルギ
ー４００ ｋｅＶで、注入量１．２Ｘ ｔｏ ／ｄ注入
する。注入層は第１図のに示す埋込層（財）として形成
される。この埋込層は５ｉ０２マスク（９）のない部分
で一定深さの平面的な埋込み層となるが、被マスク部は
０２ 注入の際テーパーを持つ５ｉ０２膜（９）のマ
スクによって遮蔽され、埋込層が前記平面部から斜めに
Ｓｉ表面まで連続して形成される。すなわち、埋込層（
６）は基板面（１）とマスク（９）とからなる凹凸に従
った凹凸を有することになる。また５ｉＯｚ膜（９）の
厚さが０２ 注入の飛程より十分厚い場合、マスクの平
坦な領域では５ｉ０２膜中を０２が貫通せず、Ｓｉ基板
には０２ の注入されない領域が形成される。結局、
５ｉＯｚ膜の厚さが０２ の平均飛程より厚ければＳ
ｉ中の０２注入層（２）は不連続となり、薄ければ連続
となシ、そのいづれでも良い。さらに５ｉＯｚ膜（９）
を除去し、アニールを行って埋込ＳｉＯ２層＠を完成す
る。この方法において、第１図（ト）のように、埋込Ｓ
ｉＯ２膜（６）の凸部又は傾斜部によりＳｉ層が分離さ
れ、完全に分離された素子領域が形成できる。この素子
領域に第１図Ｃ）のように、ゲート酸化膜（４）、ゲー
ト電極Ｃ５） 、ソース・ドレイン領域（６）、および
層間膜（７）をはさんでＡＩ電極（８）を形成し、ＭＯ
８型トランジスタよシ成るＬＳＩが形成される。
発明の効果
本発明の方法により、素子の底面だけでなく側面をも５
ｉ０２膜で囲まれた分離領域が形成され、Ｐ−ｎ接合な
どによる素子間の分離をすることなく、微細化に適しか
つ寄生容量の少い分離領域が形成される。さらにＳｉ基
板表面は、凹凸が少く、平坦な面が保たれるため、Ａｌ
配線等の断線を防止できる良好な維持を持つ半導体装置
が形成できる。
ｉ０２膜で囲まれた分離領域が形成され、Ｐ−ｎ接合な
どによる素子間の分離をすることなく、微細化に適しか
つ寄生容量の少い分離領域が形成される。さらにＳｉ基
板表面は、凹凸が少く、平坦な面が保たれるため、Ａｌ
配線等の断線を防止できる良好な維持を持つ半導体装置
が形成できる。
第１図体）〜Ｏ）は本発明の方法にもとづく酸素イオン
注入により素子間分離層を形成する方法を説明するため
の工程順断面図、第２図（−）〜（、）は従来方法にも
とづいた酸素注入法により素子間分離層を形成する方法
を説明するための工程順断面図である。 （１）・・・・・・・・・・・・・・・・・・・・・・
・・・・・Ｓｉ基板（２）・・・・・・・・・・・・・
・・・・・・・・・・・・・・埋込５ｉ０２層（３）・
・・・・・・・・・・・・・−・・・・・・・・・・・
側面５ｉＯｚ層（４）・・・・・・・・・・・・・・・
・・・・・・・・・・・・ゲート酸化膜（５）・・・・
・・・・・・・・・・・・・・・・・・・・・・・ゲー
ト電極（６）・・・・・・・・・・・−・−・・・・・
・・・・・・ソース・ドレイン層（７）・・・・・・・
・・・・・・・・・・・・・・・・・・・・配線絶縁膜
（８）・・・・・・・・・・・−・−・・・・・・・・
・・・Ａｌ配線（９）・・・・・・・・・・・・・・・
・・・・・・・・・・・・５ｉ０２膜αＱ・・・・・・
・・−・・・・・・・・・・・・・・・・・フォトレジ
スト膜０υ・・・・・・・・・・・−・・・・・・・・
・・−・・溝＠・・・・・・・・・・・・・・・・・・
・・・・・・・・・埋込５ｉ０２層Ｉｌｌ 図
注入により素子間分離層を形成する方法を説明するため
の工程順断面図、第２図（−）〜（、）は従来方法にも
とづいた酸素注入法により素子間分離層を形成する方法
を説明するための工程順断面図である。 （１）・・・・・・・・・・・・・・・・・・・・・・
・・・・・Ｓｉ基板（２）・・・・・・・・・・・・・
・・・・・・・・・・・・・・埋込５ｉ０２層（３）・
・・・・・・・・・・・・・−・・・・・・・・・・・
側面５ｉＯｚ層（４）・・・・・・・・・・・・・・・
・・・・・・・・・・・・ゲート酸化膜（５）・・・・
・・・・・・・・・・・・・・・・・・・・・・・ゲー
ト電極（６）・・・・・・・・・・・−・−・・・・・
・・・・・・ソース・ドレイン層（７）・・・・・・・
・・・・・・・・・・・・・・・・・・・・配線絶縁膜
（８）・・・・・・・・・・・−・−・・・・・・・・
・・・Ａｌ配線（９）・・・・・・・・・・・・・・・
・・・・・・・・・・・・５ｉ０２膜αＱ・・・・・・
・・−・・・・・・・・・・・・・・・・・フォトレジ
スト膜０υ・・・・・・・・・・・−・・・・・・・・
・・−・・溝＠・・・・・・・・・・・・・・・・・・
・・・・・・・・・埋込５ｉ０２層Ｉｌｌ 図
Claims (2)
- （１）半導体基板の表面にイオン注入のマスクとなるべ
き第一マスク層の素地を形成する工程と、前記第一マス
ク層の素地上に第二マスク層の素地を形成する工程と、
前記第二マスク層の素地を処理して前記第一マスク層の
パターンを決定するためのマスクパターンを形成する工
程と、前記第二マスク層のパターンに従つて前記第一マ
スク層の素地を処理し、その層厚を横切るパターン側壁
が傾斜したパターンを形成する工程と、前記第一マスク
層をマスクとして前記基板に酸素イオンの注入を行うこ
とにより、前記第一マスク層のパターンと前記基板表面
とが成す凹凸に従つた凹凸を有し、凸部頂面が基板表面
と一致した埋込み酸化膜層を形成する工程とを含むこと
により、前記酸化膜層の凹部内の基板体を素子とし、凸
部領域において素子側面の分離領域とすることにより、
表面が平坦で、周囲が酸化膜層に囲まれた素子分離層を
形成することを特徴とする半導体装置の製造方法。 - （２）第一のマスク層の厚さが酸素イオン注入を完全に
遮蔽する厚さ以上に形成されたことを含む特許請求の範
囲第（１）項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60111673A JPS61269329A (ja) | 1985-05-23 | 1985-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60111673A JPS61269329A (ja) | 1985-05-23 | 1985-05-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269329A true JPS61269329A (ja) | 1986-11-28 |
Family
ID=14567283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60111673A Pending JPS61269329A (ja) | 1985-05-23 | 1985-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269329A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242556A (ja) * | 1985-08-20 | 1987-02-24 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPH036040A (ja) * | 1989-06-01 | 1991-01-11 | Sharp Corp | 半導体装置の製造方法 |
-
1985
- 1985-05-23 JP JP60111673A patent/JPS61269329A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242556A (ja) * | 1985-08-20 | 1987-02-24 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPH036040A (ja) * | 1989-06-01 | 1991-01-11 | Sharp Corp | 半導体装置の製造方法 |
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