JPH0779164B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0779164B2 JPH0779164B2 JP61020631A JP2063186A JPH0779164B2 JP H0779164 B2 JPH0779164 B2 JP H0779164B2 JP 61020631 A JP61020631 A JP 61020631A JP 2063186 A JP2063186 A JP 2063186A JP H0779164 B2 JPH0779164 B2 JP H0779164B2
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- JP
- Japan
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- drain
- region
- source
- drift layer
- type
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、特に大電力高速高周波
スイッチング素子をモノリシックで実現した半導体装置
に関するものである。
スイッチング素子をモノリシックで実現した半導体装置
に関するものである。
従来から用いられている低オン抵抗の大電力高速高周波
スイッチング素子として例えば第３図に示すようなもの
があった。
スイッチング素子として例えば第３図に示すようなもの
があった。
第３図は従来のモノリシックに構成された伝導度変調金
属酸化膜半導体電界効果トランジスタ（以下CAT素子と
称す）の構造を示す断面図である。この図において、CA
T素子の構成は、従来の二重拡散で作られる金属酸化膜
半導体電界効果トランジスタ（以下MOSFETと称す）のn+
形ドレイン領域となる半導体基板をドレイン／コレクタ
領域となるn+形半導体基板７で置き換えたものである。
さらに詳細に説明すると、p+形半導体基板７の上部に、
例えばｎ形エピタキシャル層からなるドレインドリフト
層６が形成されている。そして、ドレインドリフト層６
の上面に複数個のｐ形ベース領域５が互いに間隔を隔て
て形成されており、これらのｐ形ベース領域５内の上面
には２個のn+形ソース／エミッタ領域４が互いに間隔を
隔てて形成されている。そしてｐ形ベース領域５間のド
レインドリフト層６の表面とドレインドリフト層６に接
するｐ形ベース領域５からn+形ソース／エミッタ領域４
の周辺部にかけての表面に、例えば二酸化シリコンから
なるゲート酸化膜３が形成されている。ゲート酸化膜３
の内部には、金属からなるゲート電極２が形成されてお
り、このゲート電極２はn+形ソース／エミッタ領域４上
までのびている。またゲート酸化膜３に覆われていない
ｐ形ベース領域５の中央部表面，n+形ソース／エミッタ
領域４の表面およびゲート酸化膜３の表面にはソース／
エミッタ電極１が形成されている。ここで、n+形ソース
／エミッタ領域４とｐ形ベース領域５とドレインドリア
ト層６は、MOSFETに寄生するnpnトランジスタを構成
し、ｐ形ベース領域５とドレインドリフト層６とp+形半
導体基板７は、CAT素子に寄生するpnpトランジスタを構
成している。またp+形半導体基板７の下部にはドレイン
／コレクタ電極８が形成されている。Ｇはゲート電極端
子、S/Eはソース／エミッタ電極端子、D/Cはドレイン／
コレクタ電極端子、D1はダイオード、D2はpinダイオー
ド、Rsは寄生抵抗を示す。
属酸化膜半導体電界効果トランジスタ（以下CAT素子と
称す）の構造を示す断面図である。この図において、CA
T素子の構成は、従来の二重拡散で作られる金属酸化膜
半導体電界効果トランジスタ（以下MOSFETと称す）のn+
形ドレイン領域となる半導体基板をドレイン／コレクタ
領域となるn+形半導体基板７で置き換えたものである。
さらに詳細に説明すると、p+形半導体基板７の上部に、
例えばｎ形エピタキシャル層からなるドレインドリフト
層６が形成されている。そして、ドレインドリフト層６
の上面に複数個のｐ形ベース領域５が互いに間隔を隔て
て形成されており、これらのｐ形ベース領域５内の上面
には２個のn+形ソース／エミッタ領域４が互いに間隔を
隔てて形成されている。そしてｐ形ベース領域５間のド
レインドリフト層６の表面とドレインドリフト層６に接
するｐ形ベース領域５からn+形ソース／エミッタ領域４
の周辺部にかけての表面に、例えば二酸化シリコンから
なるゲート酸化膜３が形成されている。ゲート酸化膜３
の内部には、金属からなるゲート電極２が形成されてお
り、このゲート電極２はn+形ソース／エミッタ領域４上
までのびている。またゲート酸化膜３に覆われていない
ｐ形ベース領域５の中央部表面，n+形ソース／エミッタ
領域４の表面およびゲート酸化膜３の表面にはソース／
エミッタ電極１が形成されている。ここで、n+形ソース
／エミッタ領域４とｐ形ベース領域５とドレインドリア
ト層６は、MOSFETに寄生するnpnトランジスタを構成
し、ｐ形ベース領域５とドレインドリフト層６とp+形半
導体基板７は、CAT素子に寄生するpnpトランジスタを構
成している。またp+形半導体基板７の下部にはドレイン
／コレクタ電極８が形成されている。Ｇはゲート電極端
子、S/Eはソース／エミッタ電極端子、D/Cはドレイン／
コレクタ電極端子、D1はダイオード、D2はpinダイオー
ド、Rsは寄生抵抗を示す。
このようなCAT素子の等価回路は、理想的な電流の流れ
からいえばMOSFETとpinダイオードD2とを直列に接続し
たものになるべきであるが、実際には第４図に示すよう
にMOSFETと、これに寄生するnpnトランジスタとpnpトン
ラジスタから構成されるサイリスタとを組み合わせたも
のになる。
からいえばMOSFETとpinダイオードD2とを直列に接続し
たものになるべきであるが、実際には第４図に示すよう
にMOSFETと、これに寄生するnpnトランジスタとpnpトン
ラジスタから構成されるサイリスタとを組み合わせたも
のになる。
次にこのCAT素子の動作について説明する。
ゲート電極端子Ｇとソース／エミッタ電極端子S/Eとを
短絡してドレイン／コレクタ電極端子D/Cとソース／エ
ミッタ電極端子S/E間にドレイン／コレクタ電極端子D/C
から見て逆バイアスとなる電圧を印加すると、pinダイ
オードD2が逆バイアスになり逆バイアス阻止特性が現わ
れる。またドレイン／コレクタ電極端子D/Cとソース／
エミッタ電極端子S/E間にドレイン／コレクタ電極端子D
/Cから見て順バイアスとなる電圧を印加すると、ダイオ
ードD1が逆バイアスになり逆バイアス阻止特性が現われ
る。この状態で、ゲート電極端子Ｇとソース／エミッタ
電極端子S/E間にMOSFETのしきい値電圧以上の電圧を印
加すると、ｐ形ベース領域５にチャンネルが形成されて
MOSFETが動作する状態になると同時に、pinダイオードD
2を介してp+形半導体基板７からドレインドリフト層６
へホールが注入されてこのドレインドリフト層６の伝導
度が増大し、CAT素子が低オン抵抗でターンオフする。
短絡してドレイン／コレクタ電極端子D/Cとソース／エ
ミッタ電極端子S/E間にドレイン／コレクタ電極端子D/C
から見て逆バイアスとなる電圧を印加すると、pinダイ
オードD2が逆バイアスになり逆バイアス阻止特性が現わ
れる。またドレイン／コレクタ電極端子D/Cとソース／
エミッタ電極端子S/E間にドレイン／コレクタ電極端子D
/Cから見て順バイアスとなる電圧を印加すると、ダイオ
ードD1が逆バイアスになり逆バイアス阻止特性が現われ
る。この状態で、ゲート電極端子Ｇとソース／エミッタ
電極端子S/E間にMOSFETのしきい値電圧以上の電圧を印
加すると、ｐ形ベース領域５にチャンネルが形成されて
MOSFETが動作する状態になると同時に、pinダイオードD
2を介してp+形半導体基板７からドレインドリフト層６
へホールが注入されてこのドレインドリフト層６の伝導
度が増大し、CAT素子が低オン抵抗でターンオフする。
またCAT素子をターンオフするためには、ゲート電極端
子Ｇとソース／エミッタ電極端子S/Eとを短絡してこれ
らの端子間に印加されている電圧をMOSFETのしきい値電
圧以下にし、ゲート電極２の下部のｐ形ベース領域５の
表面の反転領域を元に戻してドレインドリフト層６への
電子の供給を止める。ターンオフの開始時には、ドレイ
ンドリフト層６にそれまでの間に注入された電子が大量
に集中しているが、これらの電子はp+形半導体基板７に
注入され、それに見合ったホールによる電流がｐ形ベー
ス領域５に流れる。このような状態が続くとドレインド
リフト層６の電子の集中度は低下し、その後残されたホ
ールと電子が再結合によって打ち消し合うことにより、
CAT素子がターンオフする。
子Ｇとソース／エミッタ電極端子S/Eとを短絡してこれ
らの端子間に印加されている電圧をMOSFETのしきい値電
圧以下にし、ゲート電極２の下部のｐ形ベース領域５の
表面の反転領域を元に戻してドレインドリフト層６への
電子の供給を止める。ターンオフの開始時には、ドレイ
ンドリフト層６にそれまでの間に注入された電子が大量
に集中しているが、これらの電子はp+形半導体基板７に
注入され、それに見合ったホールによる電流がｐ形ベー
ス領域５に流れる。このような状態が続くとドレインド
リフト層６の電子の集中度は低下し、その後残されたホ
ールと電子が再結合によって打ち消し合うことにより、
CAT素子がターンオフする。
上記のような従来のCAT素子においては、トランジスタ
およびpnpトランジスタのそれぞれの直流電流増幅率hFE
の合計が１より大となり、かつホール電流によるnpnト
ランジスタのｐ形ベース領域５の抵抗Rsでの電圧降下Vs
が300゜Kで0.4〜0.8V以上になる場合、ターンオン時に高
電流密度でサイリスタ領域のnpnトランジスタとpnpトラ
ンジシタが相互にフィードバック作用をするため、サイ
リスタ領域がラッチングし、CAT素子のゲート制御能力
がなくなってこれをターンオフするのが困難になる。し
たがって、CAT素子を正常に動作させるにはこれをラッ
チングする電流レベル以下で使用する必要があるが、サ
イリスタ領域がラッチングする電流レベルが低いため、
そのゲート制御範囲が狭いという問題点があった。
およびpnpトランジスタのそれぞれの直流電流増幅率hFE
の合計が１より大となり、かつホール電流によるnpnト
ランジスタのｐ形ベース領域５の抵抗Rsでの電圧降下Vs
が300゜Kで0.4〜0.8V以上になる場合、ターンオン時に高
電流密度でサイリスタ領域のnpnトランジスタとpnpトラ
ンジシタが相互にフィードバック作用をするため、サイ
リスタ領域がラッチングし、CAT素子のゲート制御能力
がなくなってこれをターンオフするのが困難になる。し
たがって、CAT素子を正常に動作させるにはこれをラッ
チングする電流レベル以下で使用する必要があるが、サ
イリスタ領域がラッチングする電流レベルが低いため、
そのゲート制御範囲が狭いという問題点があった。
この問題点を解決するために、第５図に示す構造のCAT
素子が発表されている。第５図においては、ｐ形ベース
領域５の中央部に不純物濃度の高いp+形ベース中央領域
50が形成されており、ドレインドリフト層６とp+形半導
体基板７間にn+形バッファ層９が挿入されている。この
CAT素子の等価回路は第４図に示す回路と同じである。
素子が発表されている。第５図においては、ｐ形ベース
領域５の中央部に不純物濃度の高いp+形ベース中央領域
50が形成されており、ドレインドリフト層６とp+形半導
体基板７間にn+形バッファ層９が挿入されている。この
CAT素子の等価回路は第４図に示す回路と同じである。
このCAT素子ではp+形ベース中央領域50により寄生npnト
ランジスタの直流電流増幅率hFEを下げ、かつn+形バッ
ファ層９によりp+形半導体基板７からドレインドリフト
層６へのホールの注入を抑えて寄生pnpトランジスタの
直流電流増幅率hFEを下げることによって、CAT素子がタ
ーンオン時にラッチングしにくいようにしている。すな
わち、第３図のCAT素子に比べてラッチングする電流を
レベルを上げているが、そのゲート制御範囲を十分広く
とることはできなかった。
ランジスタの直流電流増幅率hFEを下げ、かつn+形バッ
ファ層９によりp+形半導体基板７からドレインドリフト
層６へのホールの注入を抑えて寄生pnpトランジスタの
直流電流増幅率hFEを下げることによって、CAT素子がタ
ーンオン時にラッチングしにくいようにしている。すな
わち、第３図のCAT素子に比べてラッチングする電流を
レベルを上げているが、そのゲート制御範囲を十分広く
とることはできなかった。
また十分なターンオン主電流を流すためには、ゲート電
極端子Ｇとソース／エミッタ電極端子S/E間に印加する
電圧は、10〜15V程度（この値は従来の設計基準で形成
されたゲート酸化膜の厚みによって決まる）の高い値で
なければならず、制御回路（μ−computer,TTL,CMOS）
用の5V電源系だけでは使用不可能で10〜15Vの別電源が
必要となり、回路が複雑になるという問題点があった。
極端子Ｇとソース／エミッタ電極端子S/E間に印加する
電圧は、10〜15V程度（この値は従来の設計基準で形成
されたゲート酸化膜の厚みによって決まる）の高い値で
なければならず、制御回路（μ−computer,TTL,CMOS）
用の5V電源系だけでは使用不可能で10〜15Vの別電源が
必要となり、回路が複雑になるという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、MOSFETに寄生するサイリスタ領域のラッチングす
る電流レベルを上げてゲート制御範囲を拡げることがで
き、かつ低電圧（5V）でドライブできる半導体装置を
得ることを目的とする。
ので、MOSFETに寄生するサイリスタ領域のラッチングす
る電流レベルを上げてゲート制御範囲を拡げることがで
き、かつ低電圧（5V）でドライブできる半導体装置を
得ることを目的とする。
この発明に係る半導体装置は、CAT素子のドレイン／コ
レクタ領域となる第１の導電形で高不純物濃度の半導体
基板内のソース／エミッタ領域の下部に対応する領域を
第２の導電形で高不純物濃度のドレイン／コレクタ層と
したものである。
レクタ領域となる第１の導電形で高不純物濃度の半導体
基板内のソース／エミッタ領域の下部に対応する領域を
第２の導電形で高不純物濃度のドレイン／コレクタ層と
したものである。
この発明においては、ドレイン／コレクタ領域となる第
１の導電形で高不純物濃度の半導体基板からドレインド
リフト層へのホールの注入が部分的に行われ、ターンオ
フ時には注入されたホールが第２の導電形で高不純物濃
度のドレイン／コレクタ層へと抜ける。
１の導電形で高不純物濃度の半導体基板からドレインド
リフト層へのホールの注入が部分的に行われ、ターンオ
フ時には注入されたホールが第２の導電形で高不純物濃
度のドレイン／コレクタ層へと抜ける。
第１図はモノリシックに構成されたこの発明の半導体装
置の一実施例であるCAT素子の構成を示す断面図であ
る。
置の一実施例であるCAT素子の構成を示す断面図であ
る。
第１図において、第５図と同一符号は同一部分を示し、
20は電極で、ｐ形ベース領域５との間隔がドレインドリ
フト層６との間隔よりも小さくなる形状としてある。30
は前記電極20を覆うゲート酸化膜で、電極20とｐ形ベー
ス領域５間の厚さが薄くなっている。70はドレイン／コ
レクタ領域となるp+形半導体基板で、n+形ソース／エミ
ッタ領域４の下部に対応する領域にはn+形のドレイン／
コレクタ層10が形成されている。
20は電極で、ｐ形ベース領域５との間隔がドレインドリ
フト層６との間隔よりも小さくなる形状としてある。30
は前記電極20を覆うゲート酸化膜で、電極20とｐ形ベー
ス領域５間の厚さが薄くなっている。70はドレイン／コ
レクタ領域となるp+形半導体基板で、n+形ソース／エミ
ッタ領域４の下部に対応する領域にはn+形のドレイン／
コレクタ層10が形成されている。
第１図において、n+形ソース／エミッタ領域４とｐ形ベ
ース領域5,p+形ベース中央領域50とドレインドリフト層
6,n+形ドレイン／コレクタ層10はMOSFETに寄生するnpn
トランジスタを構成し、ｐ形ベース領域5,p+形ベース中
央領域50とドレインドリフト層6,n+形ドレイン／コレク
タ層10aとp+形半導体基板70はCAT素子に寄生するpnpト
ランジスタを構成し、これら両トランジスタは寄生サイ
リスタ領域を構成している。
ース領域5,p+形ベース中央領域50とドレインドリフト層
6,n+形ドレイン／コレクタ層10はMOSFETに寄生するnpn
トランジスタを構成し、ｐ形ベース領域5,p+形ベース中
央領域50とドレインドリフト層6,n+形ドレイン／コレク
タ層10aとp+形半導体基板70はCAT素子に寄生するpnpト
ランジスタを構成し、これら両トランジスタは寄生サイ
リスタ領域を構成している。
次にこのCAT素子の動作について説明する。
まず、ドレイン／コレクタ電極端子D/Cとソース／エミ
ッタ電極端子S/E間にドレイン／コレクタ電極端子D/Cか
ら見て順バイアスとなる電圧を印加した状態で、ゲート
電極端子Ｇとソース／エミッタ電極端子S/E間にゲート
しきい値電圧以上の電圧を印加すればCAT素子がターン
オンする。ここでは、チャンネルが誘起されるｐ形ベー
ス領域５上のゲート酸化膜30の厚みが薄く、かつドレイ
ンドリフト層６上の厚みを厚くしてあるため、ゲートし
きい値電圧は、例えば４〜5Vと低くなっている。
ッタ電極端子S/E間にドレイン／コレクタ電極端子D/Cか
ら見て順バイアスとなる電圧を印加した状態で、ゲート
電極端子Ｇとソース／エミッタ電極端子S/E間にゲート
しきい値電圧以上の電圧を印加すればCAT素子がターン
オンする。ここでは、チャンネルが誘起されるｐ形ベー
ス領域５上のゲート酸化膜30の厚みが薄く、かつドレイ
ンドリフト層６上の厚みを厚くしてあるため、ゲートし
きい値電圧は、例えば４〜5Vと低くなっている。
またn+形ドレイン／コレクタ層10が各n+形ソース／エミ
ッタ領域４の下部のp+形半導体基板70内に部分的に形成
されているため、p+形半導体基板70（pnpトランジスタ
のp+エミッタ）からドレインドリフト層６へホールが部
分的に注入され、さらにn+形バッファ層９により抑えら
れる。このため、寄生pnpトランジスタのベース領域の
輸送効率が低下してその直流電流増幅率hFEが従来のCAT
素子に比べて大幅に下がる。一方、p+形半導体基板70か
ら注入されたホールはドレインドリフト層６内を絞られ
た状態で上方に向かってまっすぐに流れ、ホールの大部
分はp+形ベース中央領域50に達し、残りのホールはｐ形
ベース領域５に達してソース／エミッタ電極端子S/Eに
抜ける。このため、ホール電流によるｐ形ベース領域５
およびｐ形ベース中央領域50の抵抗Rsでの電圧降下Vsは
従来のCAT素子に比べて小さくなる。
ッタ領域４の下部のp+形半導体基板70内に部分的に形成
されているため、p+形半導体基板70（pnpトランジスタ
のp+エミッタ）からドレインドリフト層６へホールが部
分的に注入され、さらにn+形バッファ層９により抑えら
れる。このため、寄生pnpトランジスタのベース領域の
輸送効率が低下してその直流電流増幅率hFEが従来のCAT
素子に比べて大幅に下がる。一方、p+形半導体基板70か
ら注入されたホールはドレインドリフト層６内を絞られ
た状態で上方に向かってまっすぐに流れ、ホールの大部
分はp+形ベース中央領域50に達し、残りのホールはｐ形
ベース領域５に達してソース／エミッタ電極端子S/Eに
抜ける。このため、ホール電流によるｐ形ベース領域５
およびｐ形ベース中央領域50の抵抗Rsでの電圧降下Vsは
従来のCAT素子に比べて小さくなる。
このように、このCAT素子においては、寄生pnpトランジ
スタの直流電流増幅率hFEが下がり、かつ寄生npnトラン
ジスタのｐ形ベース領域5,p+形ベース中央領域50での電
圧降下Vsが小さくなるため、従来のCAT素子に比べてラ
ッチングする電流レベルが上がる。したがって、CAT素
子のターンオフが容易になって高速高周波スイッチング
特性が向上し、第２図の等価回路図に示すような理想的
なCAT素子として動作する。
スタの直流電流増幅率hFEが下がり、かつ寄生npnトラン
ジスタのｐ形ベース領域5,p+形ベース中央領域50での電
圧降下Vsが小さくなるため、従来のCAT素子に比べてラ
ッチングする電流レベルが上がる。したがって、CAT素
子のターンオフが容易になって高速高周波スイッチング
特性が向上し、第２図の等価回路図に示すような理想的
なCAT素子として動作する。
またこのCAT素子では、上述のようにラッチングする電
流レベルが上がるため、従来のCAT素子に比べてゲート
制御範囲が広くなり、その分CAT素子の高電流密度化が
可能となり、チップサイズを小さくしてCAT素子の小形
化，低コスト化を図ることができる。
流レベルが上がるため、従来のCAT素子に比べてゲート
制御範囲が広くなり、その分CAT素子の高電流密度化が
可能となり、チップサイズを小さくしてCAT素子の小形
化，低コスト化を図ることができる。
ドレインドリフト層６の伝導度変調については、p+形ベ
ース中央領域50およびゲート酸化膜30の中央部の直下の
部分で行うのが効果的であり、従来のCAT素子と同等の
伝導度変調効果を得ることができ、オン電圧を低くする
こができる。
ース中央領域50およびゲート酸化膜30の中央部の直下の
部分で行うのが効果的であり、従来のCAT素子と同等の
伝導度変調効果を得ることができ、オン電圧を低くする
こができる。
さらに、従来のCAT素子においてはp+形ドレイン／コレ
クタ層７（第３図）がドレインドリフト層６の全域にわ
たって形成されているため、ターンオフ時において、タ
ーンオン時にドレインドリフト層６に蓄積されたホール
がp+形ドレイン／コレクタ層７でブロックされて抜けに
くかったが、このCAT素子においはホールがp+形半導体
基板70の底部の狭い範囲でしかブロックされず、そのま
わりのn+形ドレイン／コレクタ層10に容易に抜けること
ができ、これによってもCAT素子のターンオフ動作が容
易となって高速高周波スイッチング特性が向上する。
クタ層７（第３図）がドレインドリフト層６の全域にわ
たって形成されているため、ターンオフ時において、タ
ーンオン時にドレインドリフト層６に蓄積されたホール
がp+形ドレイン／コレクタ層７でブロックされて抜けに
くかったが、このCAT素子においはホールがp+形半導体
基板70の底部の狭い範囲でしかブロックされず、そのま
わりのn+形ドレイン／コレクタ層10に容易に抜けること
ができ、これによってもCAT素子のターンオフ動作が容
易となって高速高周波スイッチング特性が向上する。
なお、この発明は、各層，各領域の導電形を反対にした
ｐ形のCAT素子についても適用できるが、p+形半導体基
板70にn+形ドレイン／コレクタ領域を拡散する方法が比
較的容易である。
ｐ形のCAT素子についても適用できるが、p+形半導体基
板70にn+形ドレイン／コレクタ領域を拡散する方法が比
較的容易である。
この発明は以上説明したとおり、CAT素子のドレイン／
コレクタ領域となる第１の導電形で高不純物濃度の半導
体基板内のソース／エミッタ領域の下部に対応する領域
を第２の導電形で高不純物濃度のドレイン／コレクタ層
としたので、寄生npnトランジスタとpnpトランジスタと
から構成されるサイリスタのラッチングする電流レベル
が上がり、ゲート制御範囲を拡げることができるという
効果がある。
コレクタ領域となる第１の導電形で高不純物濃度の半導
体基板内のソース／エミッタ領域の下部に対応する領域
を第２の導電形で高不純物濃度のドレイン／コレクタ層
としたので、寄生npnトランジスタとpnpトランジスタと
から構成されるサイリスタのラッチングする電流レベル
が上がり、ゲート制御範囲を拡げることができるという
効果がある。
【図面の簡単な説明】 第１図はモノリシックに構成されたこの発明の半導体装
置の一実施例であるCAT素子の構造を示す断面図、第２
図は第１図に示したCAT素子の等価回路図、第３図はモ
ノリシックに構成された従来のCAT素子の構造を示す断
面図、第４図は従来のCAT素子の等価回路図、第５図は
モノリシックに構成された従来の他のCAT素子の構造を
示す断面図である。図において、１はソース／エミッタ
電極、４はn+形ソース／エミッタ領域、５はｐ形ベース
領域、６はドレインドリフト層、８はドレイン／コレク
タ電極、９はn+形バッファ層、10はn+形ドレイン／コレ
クタ層、20はゲート電極、30はゲート酸化膜、50はp+形
ベース中央領域、70はp+形半導体基板である。 なお、各図中の同一符号は同一または相当部分を示す。
置の一実施例であるCAT素子の構造を示す断面図、第２
図は第１図に示したCAT素子の等価回路図、第３図はモ
ノリシックに構成された従来のCAT素子の構造を示す断
面図、第４図は従来のCAT素子の等価回路図、第５図は
モノリシックに構成された従来の他のCAT素子の構造を
示す断面図である。図において、１はソース／エミッタ
電極、４はn+形ソース／エミッタ領域、５はｐ形ベース
領域、６はドレインドリフト層、８はドレイン／コレク
タ電極、９はn+形バッファ層、10はn+形ドレイン／コレ
クタ層、20はゲート電極、30はゲート酸化膜、50はp+形
ベース中央領域、70はp+形半導体基板である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】ドレイン／コレクタ領域となる第１導電形
で高不純物濃度の半導体基板と、この半導体基板上に形
成された第２導電形で高不純物濃度のドレインバッファ
層と、このドレインバッファ層上に形成された第２導電
形のドレインドリフト層と、このドレインドリフト層の
上面に間隔を隔てて形成された複数の第１導電形で中央
部のみが高不純物濃度のベース領域と、このベース領域
内の上面に間隔を隔てて形成された第２導電形で高不純
物濃度のソース／エミッタ領域と、前記ベース領域間の
ドレインドリフト層の表面とこのドレインドリフト層に
接する前記ベース領域からソース／エミッタ領域の周辺
部にかけての表面に形成され、その内部にゲート電極を
有するゲート酸化膜と、このゲート酸化膜に覆われてい
ない前記ベース領域上，ソース／エミッタ領域上および
ゲート酸化膜上に形成されたソース／エミッタ電極と、
前記半導体基板の下部に形成されたドレイン／コレクタ
電極とからなる伝導度変調金属酸化膜半導体電界効果ト
ランジスタにおいて、前記半導体基板内のソース／エミ
ッタ領域の下部に対応する領域を第２導電形で高不純物
濃度のドレイン／コレクタ層としたことを特徴とする半
導体装置。 - 【請求項２】ゲート電極とベース領域間の間隔をゲート
電極とドレインドリフト層間の間隔に対して小さくした
ことを特徴とする特許請求の範囲第（１）項記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61020631A JPH0779164B2 (ja) | 1986-01-30 | 1986-01-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61020631A JPH0779164B2 (ja) | 1986-01-30 | 1986-01-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177965A JPS62177965A (ja) | 1987-08-04 |
| JPH0779164B2 true JPH0779164B2 (ja) | 1995-08-23 |
Family
ID=12032577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61020631A Expired - Lifetime JPH0779164B2 (ja) | 1986-01-30 | 1986-01-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779164B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120799B2 (ja) * | 1988-04-01 | 1995-12-20 | 株式会社日立製作所 | 半導体装置 |
| JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
-
1986
- 1986-01-30 JP JP61020631A patent/JPH0779164B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62177965A (ja) | 1987-08-04 |
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