JPH0779167A - パラレル／シリアル変換方法及び回路 - Google Patents
パラレル／シリアル変換方法及び回路Info
- Publication number
- JPH0779167A JPH0779167A JP22186193A JP22186193A JPH0779167A JP H0779167 A JPH0779167 A JP H0779167A JP 22186193 A JP22186193 A JP 22186193A JP 22186193 A JP22186193 A JP 22186193A JP H0779167 A JPH0779167 A JP H0779167A
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- Japan
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- data
- parallel
- pulse
- load pulse
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Abstract
(57)【要約】
【目的】 データ疎通の安定性を確保したパラレル／シ
リアル変換方法と回路に関し、 本発明は上記従来の事
情に鑑みて提案されたものであって、Ｐ／Ｓ変換手段へ
のデータロードが不定状態になることを防止し、データ
疎通の安定性を確保したパラレル／シリアル変換方法及
び回路を提供することを目的とするものである。 【構成】 他装置から伝送されてきた特定周期のパラレ
ルデータＤ1 を同じ周期のロードパルスＬでＰ／Ｓ変換
手段１にロードしてシリアルデータとして出力するパラ
レル／シリアル変換方法において、相互に位相の異なる
２つのロードパルスＬ：Ｌ1,Ｌ2 を発生させ、一方のロ
ードパルスＬ1 でＰ／Ｓ変換手段１を駆動しているとき
に、該ロードパルスＬ1 と上記パラレルデータＤ1 の変
化点の位相が近似したとき、他方のロードパルスＬ2 で
Ｐ／Ｓ変換手段１を駆動するものである。
リアル変換方法と回路に関し、 本発明は上記従来の事
情に鑑みて提案されたものであって、Ｐ／Ｓ変換手段へ
のデータロードが不定状態になることを防止し、データ
疎通の安定性を確保したパラレル／シリアル変換方法及
び回路を提供することを目的とするものである。 【構成】 他装置から伝送されてきた特定周期のパラレ
ルデータＤ1 を同じ周期のロードパルスＬでＰ／Ｓ変換
手段１にロードしてシリアルデータとして出力するパラ
レル／シリアル変換方法において、相互に位相の異なる
２つのロードパルスＬ：Ｌ1,Ｌ2 を発生させ、一方のロ
ードパルスＬ1 でＰ／Ｓ変換手段１を駆動しているとき
に、該ロードパルスＬ1 と上記パラレルデータＤ1 の変
化点の位相が近似したとき、他方のロードパルスＬ2 で
Ｐ／Ｓ変換手段１を駆動するものである。
Description
【０００１】
【産業上の利用分野】本発明はパラレル／シリアル変換
方法と回路に関し、特に、データ疎通の安定性を確保し
たパラレル／シリアル変換方法と回路に関するものであ
る。
方法と回路に関し、特に、データ疎通の安定性を確保し
たパラレル／シリアル変換方法と回路に関するものであ
る。
【０００２】
【従来技術】図１０は他装置から伝送されてきたパラレ
ルデータをシリアルデータに変換するための従来のパラ
レル／シリアル変換回路を示すものであり、図７はその
タイムチャートである。
ルデータをシリアルデータに変換するための従来のパラ
レル／シリアル変換回路を示すものであり、図７はその
タイムチャートである。
【０００３】他の装置より送信クロックＣＬ1 （図７
(a) ）に同期して伝送されてきたパラレル入力データＤ
0 （図７(b) ）は、上記送信クロックＣＬ1 でフリップ
フロップ１１に一旦ラッチされ、パラレルデータＤ
1 （図７(c) ）となって後述のようにして形成されるロ
ードパルスＬ（図７(g) ）によってＰ／Ｓ変換手段１に
ロードされてＰ／Ｓ変換されるようになっている。
(a) ）に同期して伝送されてきたパラレル入力データＤ
0 （図７(b) ）は、上記送信クロックＣＬ1 でフリップ
フロップ１１に一旦ラッチされ、パラレルデータＤ
1 （図７(c) ）となって後述のようにして形成されるロ
ードパルスＬ（図７(g) ）によってＰ／Ｓ変換手段１に
ロードされてＰ／Ｓ変換されるようになっている。
【０００４】受信側装置の位相同期発振器（以下ＰＬＯ
という）４には基準クロックＣＬ2（図７(e) ）が入力
され、該基準クロックＣＬ2 はそのままＰ／Ｓ変換手段
１のＰ／Ｓ変換クロックとして使用される。
という）４には基準クロックＣＬ2（図７(e) ）が入力
され、該基準クロックＣＬ2 はそのままＰ／Ｓ変換手段
１のＰ／Ｓ変換クロックとして使用される。
【０００５】上記ＰＬＯ４の出力は分周器１３で分周さ
れて、上記送信クロックＣＬ1 と同じ同期の信号（図
７(f) ）を得る。更に、該信号は分周器１４で分周さ
れて信号（図７(h) ）となり、位相比較手段３の一方
の入力となる。該位相比較手段３には、上記送信クロッ
クＣＬ1 を分周器１２で分周して得た上記信号と同じ
周期の信号（図７(d) ）が入力されて、位相比較がな
される。この結果、位相比較手段３よりは上記信号と
信号との位相差に相当する信号（信号と信号の
絶対ＯＲに相当する信号、図７(i) ）が出力され、該信
号でＰＬＯ４を制御するようになっている。これによ
って送信クロックＣＬ1 とＰＬＯ４の出力クロックとの
同期がとれることになる。
れて、上記送信クロックＣＬ1 と同じ同期の信号（図
７(f) ）を得る。更に、該信号は分周器１４で分周さ
れて信号（図７(h) ）となり、位相比較手段３の一方
の入力となる。該位相比較手段３には、上記送信クロッ
クＣＬ1 を分周器１２で分周して得た上記信号と同じ
周期の信号（図７(d) ）が入力されて、位相比較がな
される。この結果、位相比較手段３よりは上記信号と
信号との位相差に相当する信号（信号と信号の
絶対ＯＲに相当する信号、図７(i) ）が出力され、該信
号でＰＬＯ４を制御するようになっている。これによ
って送信クロックＣＬ1 とＰＬＯ４の出力クロックとの
同期がとれることになる。
【０００６】上記分周器１３の出力である信号はロー
ドパルス生成手段２に入力されて、該信号とＰＬＯ４
の出力を利用して信号に同期したロードパルスＬ（図
７(g) ）が形成される。
ドパルス生成手段２に入力されて、該信号とＰＬＯ４
の出力を利用して信号に同期したロードパルスＬ（図
７(g) ）が形成される。
【０００７】このロードパルスＬは上記フリップフロッ
プ１１より出力されるパラレルデータＤ1 にも同期して
おり、該パラレルデータＤ1 をＰ／Ｓ変換手段１にロー
ドするようになっている。
プ１１より出力されるパラレルデータＤ1 にも同期して
おり、該パラレルデータＤ1 をＰ／Ｓ変換手段１にロー
ドするようになっている。
【０００８】
【発明が解決しようとする課題】上記ＰＬＯ４の出力は
作動開始後しばらくの間は位相が安定しないので、該Ｐ
ＬＯ４の出力に基づいて形成されるロードパルスＬの位
相もＰＬＯ４の出力位相が安定する迄は安定しない。
作動開始後しばらくの間は位相が安定しないので、該Ｐ
ＬＯ４の出力に基づいて形成されるロードパルスＬの位
相もＰＬＯ４の出力位相が安定する迄は安定しない。
【０００９】パラレルデータＤ1 がその変化点（例えば
図７時刻ｔ11）でＰ／Ｓ変換手段１にロードされたとき
該ロードされたデータは不定（データａがロードされる
かデータｂがロードされるか確定しない）となる。従っ
てパラレルデータからシリアルデータへのデータ変換を
円滑に進めるためには上記パラレルデータＤ1 は変化点
から変化点の中間でロードされる必要がある。ところが
上記のようにロードパルスＬの位相が不安定であると図
７、時刻ｔ11、ｔ12に示すようにパラレルデータＤ1 の
変化点でロードパルスＬの立ち上がりが発生することも
あり、この場合、Ｐ／Ｓ変換手段１にロードされるパラ
レルデータＤ1 は不定となる。従って、伝送されてきた
データと異なるデータを受信することになり、不都合と
なる。本発明は上記従来の事情に鑑みて提案されたもの
であって、Ｐ／Ｓ変換手段へのパラレルデータのロード
時に不定状態が発生することをなくして、データ疎通の
安定化を図ったパラレル／シリアル変換方法と回路を提
供することを目的とするものである。
図７時刻ｔ11）でＰ／Ｓ変換手段１にロードされたとき
該ロードされたデータは不定（データａがロードされる
かデータｂがロードされるか確定しない）となる。従っ
てパラレルデータからシリアルデータへのデータ変換を
円滑に進めるためには上記パラレルデータＤ1 は変化点
から変化点の中間でロードされる必要がある。ところが
上記のようにロードパルスＬの位相が不安定であると図
７、時刻ｔ11、ｔ12に示すようにパラレルデータＤ1 の
変化点でロードパルスＬの立ち上がりが発生することも
あり、この場合、Ｐ／Ｓ変換手段１にロードされるパラ
レルデータＤ1 は不定となる。従って、伝送されてきた
データと異なるデータを受信することになり、不都合と
なる。本発明は上記従来の事情に鑑みて提案されたもの
であって、Ｐ／Ｓ変換手段へのパラレルデータのロード
時に不定状態が発生することをなくして、データ疎通の
安定化を図ったパラレル／シリアル変換方法と回路を提
供することを目的とするものである。
【００１０】
【課題を解決するための手段】本発明は上記目的を達成
するために以下の手段を採用している。すなわち、図１
に示すように、他装置から伝送されてきた特定周期のパ
ラレルデータＤ1 を同じ周期のロードパルスＬでＰ／Ｓ
変換手段１にロードしてシリアルデータとして出力する
パラレル／シリアル変換方法において、相互に位相の異
なる２つのロードパルスＬ：Ｌ1,Ｌ2 を発生させ、一方
のロードパルスＬ1 でＰ／Ｓ変換手段１を駆動している
ときに、該ロードパルスＬ1 と上記パラレルデータＤ1
の変化点の位相が近似したとき、他方のロードパルスＬ
2 でＰ／Ｓ変換手段１を駆動するものである。
するために以下の手段を採用している。すなわち、図１
に示すように、他装置から伝送されてきた特定周期のパ
ラレルデータＤ1 を同じ周期のロードパルスＬでＰ／Ｓ
変換手段１にロードしてシリアルデータとして出力する
パラレル／シリアル変換方法において、相互に位相の異
なる２つのロードパルスＬ：Ｌ1,Ｌ2 を発生させ、一方
のロードパルスＬ1 でＰ／Ｓ変換手段１を駆動している
ときに、該ロードパルスＬ1 と上記パラレルデータＤ1
の変化点の位相が近似したとき、他方のロードパルスＬ
2 でＰ／Ｓ変換手段１を駆動するものである。
【００１１】上記方法を実現するために、本発明は、以
下の構成を採っている。即ち、相互に位相の異なる２つ
のロードパルスＬ1 ，Ｌ2 を発生するロードパルス生成
手段２と、上記２つのロードパルスＬ1 ，Ｌ2 の中の一
方であって、初期的にＰ／Ｓ変換手段１の駆動に使用さ
れているロードパルスＬ1 とパラレルデータＤ1 の変化
点の位相差を検出する変化点検出手段１０と、上記パラ
レルデータＤ1 の変化点と比較対象のロードパルスＬ1
との位相が近似したとき、Ｐ／Ｓ変換手段１への駆動信
号をロードパルスＬ1 から他方のロードパルスＬ2 に切
換えるセレクタ７とを備えるものである。
下の構成を採っている。即ち、相互に位相の異なる２つ
のロードパルスＬ1 ，Ｌ2 を発生するロードパルス生成
手段２と、上記２つのロードパルスＬ1 ，Ｌ2 の中の一
方であって、初期的にＰ／Ｓ変換手段１の駆動に使用さ
れているロードパルスＬ1 とパラレルデータＤ1 の変化
点の位相差を検出する変化点検出手段１０と、上記パラ
レルデータＤ1 の変化点と比較対象のロードパルスＬ1
との位相が近似したとき、Ｐ／Ｓ変換手段１への駆動信
号をロードパルスＬ1 から他方のロードパルスＬ2 に切
換えるセレクタ７とを備えるものである。
【００１２】上記変化点検出手段１０は、例えば、上記
パラレルデータＤ1 の変化点付近をマスクするウインド
ウパルスＷを発生するウインドウパルス生成手段５と、
上記２つのロードパルスＬ1 ，Ｌ2 の中の一方であっ
て、初期的にＰ／Ｓ変換手段１の駆動に使用されている
ロードパルスＬ1 と上記ウインドウパルスＷとの位相を
比較する比較手段４とより構成することができる。
パラレルデータＤ1 の変化点付近をマスクするウインド
ウパルスＷを発生するウインドウパルス生成手段５と、
上記２つのロードパルスＬ1 ，Ｌ2 の中の一方であっ
て、初期的にＰ／Ｓ変換手段１の駆動に使用されている
ロードパルスＬ1 と上記ウインドウパルスＷとの位相を
比較する比較手段４とより構成することができる。
【００１３】
【作用】上記変化点検出手段１０で検出されるロードパ
ルスＬ1 とパラレルデータＤ1の変化点（送信クロック
ＣＬ1 の立ち下がり）の位相差が小さくなることは、Ｐ
／Ｓ変換手段１は不定状態となり易いことを意味してい
る。
ルスＬ1 とパラレルデータＤ1の変化点（送信クロック
ＣＬ1 の立ち下がり）の位相差が小さくなることは、Ｐ
／Ｓ変換手段１は不定状態となり易いことを意味してい
る。
【００１４】そこで、このときロードパルスＬ1 を同じ
周期で位相が異なる別のロードパルスＬ2 をセレクタ７
で切り換えてＰ／Ｓ変換手段１を駆動する。これによっ
てＰ／Ｓ変換手段１にロードされるパラレルデータＤ1
が不定状態になることが避けられる。
周期で位相が異なる別のロードパルスＬ2 をセレクタ７
で切り換えてＰ／Ｓ変換手段１を駆動する。これによっ
てＰ／Ｓ変換手段１にロードされるパラレルデータＤ1
が不定状態になることが避けられる。
【００１５】変化点検出手段１０では、パラレルデータ
Ｄ1 の変化点に対応するウインドウパルスＷを生成し、
該ウインドウパルスＷとパラレルデータＤ1 との位相を
比較手段６で比較し、両パルスの位相が一致するか否か
を検出する。
Ｄ1 の変化点に対応するウインドウパルスＷを生成し、
該ウインドウパルスＷとパラレルデータＤ1 との位相を
比較手段６で比較し、両パルスの位相が一致するか否か
を検出する。
【００１６】
【実施例】図２は本発明の一実施例を示す回路図であ
り、図３はそのタイムチャートを示すものである。図６
に示す手段と同じ手段については同じ符号を用いて説明
する。
り、図３はそのタイムチャートを示すものである。図６
に示す手段と同じ手段については同じ符号を用いて説明
する。
【００１７】外部装置より伝送されてきたパラレル入力
データＤ0 （図３(b) ）は送信クロックＣＬ1 （図３
(a) 、例えば７８ＭＨｚ）に従ってフリップフロップ１
１に一旦ラッチされ、後述するロードパルスＬ1 又はＬ
2 （図３(h),(i) ）によってＰ／Ｓ変換手段１にロード
される。
データＤ0 （図３(b) ）は送信クロックＣＬ1 （図３
(a) 、例えば７８ＭＨｚ）に従ってフリップフロップ１
１に一旦ラッチされ、後述するロードパルスＬ1 又はＬ
2 （図３(h),(i) ）によってＰ／Ｓ変換手段１にロード
される。
【００１８】一方、受信側装置のＰＬＯ４には基準クロ
ックＣＬ2 （図３(f) 、例えば６００ＭＨｚ）が入力さ
れ、その出力は上記Ｐ／Ｓ変換手段１のＰ／Ｓ変換用ク
ロックとして用いられる。
ックＣＬ2 （図３(f) 、例えば６００ＭＨｚ）が入力さ
れ、その出力は上記Ｐ／Ｓ変換手段１のＰ／Ｓ変換用ク
ロックとして用いられる。
【００１９】上記ＰＬＯ４の出力は分周器１３によって
分周され、上記送信クロックＣＬ1と同じ周期の信号
（図３(g) ）を得、更に分周器１４によって分周され、
信号（図３(j) ）となって位相比較手段３の一方の入
力となる。一方、上記送信クロックＣＬ1 は分周器１２
で分周されて、上記信号と同じ周期の信号（図３
(e) ）となって、位相比較手段３の他方の入力となる。
このように入力された２つの信号、の位相差を示す
信号（図３(k) ）によりＰＬＯ４が制御され、送信ク
ロックＣＬ1 とＰＬＯ４の出力の同期がとられる。
分周され、上記送信クロックＣＬ1と同じ周期の信号
（図３(g) ）を得、更に分周器１４によって分周され、
信号（図３(j) ）となって位相比較手段３の一方の入
力となる。一方、上記送信クロックＣＬ1 は分周器１２
で分周されて、上記信号と同じ周期の信号（図３
(e) ）となって、位相比較手段３の他方の入力となる。
このように入力された２つの信号、の位相差を示す
信号（図３(k) ）によりＰＬＯ４が制御され、送信ク
ロックＣＬ1 とＰＬＯ４の出力の同期がとられる。
【００２０】上記分周器１３の出力である送信クロック
ＣＬ1 と同じ周期の信号はロードパルス生成手段２に
入力され、該ロードパルス生成手段２では該信号とＰ
ＬＯ４の出力を利用して相互に位相が例えば半周期異な
る２つのロードパルスＬ1 、Ｌ2 （図３(h)(i)）を生成
する。更に、これ等２つのロードパルスＬ1 、Ｌ2 は次
段のセレクタ７に入力され、該セレクタ７では初期的に
はロードパルスＬ1 が選択されてＰ／Ｓ変換手段１を駆
動している。
ＣＬ1 と同じ周期の信号はロードパルス生成手段２に
入力され、該ロードパルス生成手段２では該信号とＰ
ＬＯ４の出力を利用して相互に位相が例えば半周期異な
る２つのロードパルスＬ1 、Ｌ2 （図３(h)(i)）を生成
する。更に、これ等２つのロードパルスＬ1 、Ｌ2 は次
段のセレクタ７に入力され、該セレクタ７では初期的に
はロードパルスＬ1 が選択されてＰ／Ｓ変換手段１を駆
動している。
【００２１】上記送信クロックＣＬ1 はウインドウパル
ス生成手段５に入力され、ここで送信クロックＣＬ1 の
立ち下がり点、すなわち、フリップフロップ１１より出
力されるパラレルデータＤ1 の変化点に対応したウイン
ドウを有するウインドウパルスＷ（図３(d) ）を出力し
て、比較手段６の一方の入力となる。一方、比較手段６
には上記ロードパルスＬ1 が入力され、両者の位相が比
較される。
ス生成手段５に入力され、ここで送信クロックＣＬ1 の
立ち下がり点、すなわち、フリップフロップ１１より出
力されるパラレルデータＤ1 の変化点に対応したウイン
ドウを有するウインドウパルスＷ（図３(d) ）を出力し
て、比較手段６の一方の入力となる。一方、比較手段６
には上記ロードパルスＬ1 が入力され、両者の位相が比
較される。
【００２２】ここで、ウインドウパルスＷとロードパル
スＬ1 が一致する（両者の“Ｈ”の部分が重なる）こと
はロードパルスＬ1 の立ち上がり時点がパラレルデータ
Ｄ1の変化点に近くなっていることを意味している。
スＬ1 が一致する（両者の“Ｈ”の部分が重なる）こと
はロードパルスＬ1 の立ち上がり時点がパラレルデータ
Ｄ1の変化点に近くなっていることを意味している。
【００２３】従って、上記比較手段６は上記ロードパル
スＬ1 とウインドウパルスＷの位相が一致したとき（図
３、時刻ｔ1 ）、セレクタ７に対する制御信号（図３
(l）を“Ｈ”にして、該セレクタ７による選択をロード
パルスＬ1 からロードパルスＬ2 に切り換える。
スＬ1 とウインドウパルスＷの位相が一致したとき（図
３、時刻ｔ1 ）、セレクタ７に対する制御信号（図３
(l）を“Ｈ”にして、該セレクタ７による選択をロード
パルスＬ1 からロードパルスＬ2 に切り換える。
【００２４】これによってＰ／Ｓ変換手段１は時刻ｔ1
ではパラレルデータＤ1 をロードしないで、該時刻ｔ1
より半周期遅れた時刻ｔ2 に発生するロードパルスＬ2
によって、パラレルデータＤ1 （この場合データｂ）を
ロードすることになる。
ではパラレルデータＤ1 をロードしないで、該時刻ｔ1
より半周期遅れた時刻ｔ2 に発生するロードパルスＬ2
によって、パラレルデータＤ1 （この場合データｂ）を
ロードすることになる。
【００２５】これによってＰ／Ｓ変換手段１にロードさ
れるデータが不定となることが防止できる。尚、上記時
刻ｔ1 から時刻ｔ2 の間で、シリアルデータが冗長とな
るが、後の処理で所定ビットの長さに整えられる。
れるデータが不定となることが防止できる。尚、上記時
刻ｔ1 から時刻ｔ2 の間で、シリアルデータが冗長とな
るが、後の処理で所定ビットの長さに整えられる。
【００２６】尚、ロードパルスＬ1 は図４(e) に示すよ
うに信号（図４(a) ）の反転信号r （図４(b) ）と
上記信号を基準クロックＣＬ2 を１周期分遅らせた信
号l （図４(c) ）との論理積をとることによって得ら
れる。また、ロードパルスＬ 2 は図４(f) に示すよう
に、信号との上記反転信号r をクロックパルス２の
１周期分遅らせた遅延信号rlとの論理積をとることに
よって得られる。
うに信号（図４(a) ）の反転信号r （図４(b) ）と
上記信号を基準クロックＣＬ2 を１周期分遅らせた信
号l （図４(c) ）との論理積をとることによって得ら
れる。また、ロードパルスＬ 2 は図４(f) に示すよう
に、信号との上記反転信号r をクロックパルス２の
１周期分遅らせた遅延信号rlとの論理積をとることに
よって得られる。
【００２７】更に、ウインドウパルスＷは図５(f) に示
すように、送信クロックＣＬ1 （図５(a) ）を反転させ
た信号１r （図５(b) ）と送信クロックＣＬ1 を半周期
遅延させた信号１l （図５(c) ） を更に反転させた遅
延反転信号１ｅr （図５(d)）との論理積(b) ×(d) を
更に遅延（この場合、基準クロック信号ＣＬ2 の１同期
分）させることによって得られる。
すように、送信クロックＣＬ1 （図５(a) ）を反転させ
た信号１r （図５(b) ）と送信クロックＣＬ1 を半周期
遅延させた信号１l （図５(c) ） を更に反転させた遅
延反転信号１ｅr （図５(d)）との論理積(b) ×(d) を
更に遅延（この場合、基準クロック信号ＣＬ2 の１同期
分）させることによって得られる。
【００２８】
【発明の効果】以上説明したように本発明は、Ｐ／Ｓ変
換手段に入力されるパラレルデータの変化点とロードパ
ルスの発生タイミングとが一致したとき、上記ロードパ
ルスとは別の位相のロードパルスを使用するようにして
いるので、Ｐ／Ｓ変換手段にロードされるパラレルデー
タが不定になることが防止され、データ距離が確保でき
るようになる。
換手段に入力されるパラレルデータの変化点とロードパ
ルスの発生タイミングとが一致したとき、上記ロードパ
ルスとは別の位相のロードパルスを使用するようにして
いるので、Ｐ／Ｓ変換手段にロードされるパラレルデー
タが不定になることが防止され、データ距離が確保でき
るようになる。
【図１】本発明原理図である。
【図２】本発明の１実施例を示す回路図である。
【図３】図２のタイムチャートである。
【図４】ロードパルスを得るための説明図である。
【図５】ウインドウパルスを得るための説明図である。
【図６】従来例回路図である。
【図７】図５のタイムチャートである。
１ Ｐ／Ｓ変換手段 ５ ウインドウパルス生成手段 ７ セレクタ Ｄ1 パラレルデータ Ｌ ロードパルス Ｗ ウインドウパルス
Claims (3)
- 【請求項１】 他装置から伝送されてきた特定周期のパ
ラレルデータ(D1)を同じ周期のロードパルス(L) でＰ／
Ｓ変換手段(1) にロードしてシリアルデータとして出力
するパラレル／シリアル変換方法において、 相互に位相の異なる２つのロードパルス(L:L1,L2) を発
生させ、一方のロードパルス(L1)でＰ／Ｓ変換手段(1)
を駆動しているときに、該ロードパルス(L1)と上記パラ
レルデータ(D1)の変化点の位相が近似したとき、他方の
ロードパルス(L 2)でＰ／Ｓ変換手段(1) を駆動するパラ
レル／シリアル変換方法。 - 【請求項２】 他装置から伝送されてきた特定周期のパ
ラレルデータ(D1)を同じの周期のロードパルス(L) でＰ
／Ｓ変換手段(1) にロードしてシリアルデータとして出
力するパラレル／シリアル変換回路において、 相互に位相の異なる２つのロードパルス(L:L1,L2) を発
生するロードパルス生成手段(2) と、 上記２つのロードパルス(L1),(L2) の中の一方であっ
て、初期的にＰ／Ｓ変換手段(1) の駆動に使用されてい
るロードパルス(L1)とパラレルデータ(D1)の変化点の位
相差を検出する変化点検出手段(10)と、 上記パラレルデータ(D1)の変化点と比較対象のロードパ
ルス(L1)との位相が近似したとき、Ｐ／Ｓ変換手段(1)
への駆動信号をロードパルス(L1)から他方のロードパル
ス(L2)に切換えるセレクタ(7) とよりなるパラレル／シ
リアル変換回路。 - 【請求項３】 上記変化点検出手段(10)が、 上記パラレルデータ(D1)の変化点付近をマスクするウイ
ンドウパルス(W) を発生するウインドウパルス生成手段
(5) と、 上記２つのロードパルス(L1),(L2) の中の一方であっ
て、初期的にＰ／Ｓ変換手段(1) の駆動に使用されてい
るロードパルス(L1)と上記ウインドウパルス(W)との位
相を比較する比較手段(4) とよりなる請求項２に記載の
パラレル／シリアル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22186193A JPH0779167A (ja) | 1993-09-07 | 1993-09-07 | パラレル／シリアル変換方法及び回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22186193A JPH0779167A (ja) | 1993-09-07 | 1993-09-07 | パラレル／シリアル変換方法及び回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0779167A true JPH0779167A (ja) | 1995-03-20 |
Family
ID=16773343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22186193A Withdrawn JPH0779167A (ja) | 1993-09-07 | 1993-09-07 | パラレル／シリアル変換方法及び回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779167A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010141441A (ja) * | 2008-12-09 | 2010-06-24 | Fujitsu Ltd | パラレル−シリアル変換器及びデータ受信システム |
-
1993
- 1993-09-07 JP JP22186193A patent/JPH0779167A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010141441A (ja) * | 2008-12-09 | 2010-06-24 | Fujitsu Ltd | パラレル−シリアル変換器及びデータ受信システム |
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