JPH077916B2 - ディジタル−アナログ変換回路 - Google Patents
ディジタル−アナログ変換回路Info
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- JPH077916B2 JPH077916B2 JP62155426A JP15542687A JPH077916B2 JP H077916 B2 JPH077916 B2 JP H077916B2 JP 62155426 A JP62155426 A JP 62155426A JP 15542687 A JP15542687 A JP 15542687A JP H077916 B2 JPH077916 B2 JP H077916B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、矩形波信号のデユーテイ比をデイジタル量
に対応させて操作し、その信号の平均値の形でディジタ
ル−アナログ変換を行うD/A変換回路に関する。
に対応させて操作し、その信号の平均値の形でディジタ
ル−アナログ変換を行うD/A変換回路に関する。
デイジタル量をアナログ信号に変換する方式として、従
来から種々の方式が採用されてきた。このうち、可動コ
イル型のアナログ・メータのように、平均値指示であま
り応答速度が要求されない用途に対しては、回路構成が
比較的単純で、安価なことから第３図に示されるよう
な、いわゆるチヨツパ方式が採用されている。なお、同
図において、11はタイマカウンタ、12はスイツチング素
子、13はフイルタである。このチヨツパ方式では、第４
図のタイミングチヤートで示されるように、あらかじめ
決められた振幅Vaで、変換すべきデイジタル値に対応し
たデユーテイ比の矩形波信号Vinをフイルタ13で平滑
し、所望のアナログ信号Voutを平均値の形で得る。すな
わち、矩形波の周期Ｔに対して電位Vaをとる期間のデユ
ーテイ比をαとすると、そのときの出力電圧の平均値Vo
utは、 となり、式（１）は、出力電圧の平均値Voutが矩形波の
デユーテイ比αに比例することを表している。デイジタ
ル回路においてデユーテイ比、すなわち時間を管理する
ことは水晶発振器の出力周波数等、周波数の安定したク
ロツクを計数することにより容易に実現できるから、ア
ナログ量に変換するデイジタル量に応じてデイジタル回
路で上記のデユーテイ比αを操作することにより、D/A
変換回路を構成することができる。
来から種々の方式が採用されてきた。このうち、可動コ
イル型のアナログ・メータのように、平均値指示であま
り応答速度が要求されない用途に対しては、回路構成が
比較的単純で、安価なことから第３図に示されるよう
な、いわゆるチヨツパ方式が採用されている。なお、同
図において、11はタイマカウンタ、12はスイツチング素
子、13はフイルタである。このチヨツパ方式では、第４
図のタイミングチヤートで示されるように、あらかじめ
決められた振幅Vaで、変換すべきデイジタル値に対応し
たデユーテイ比の矩形波信号Vinをフイルタ13で平滑
し、所望のアナログ信号Voutを平均値の形で得る。すな
わち、矩形波の周期Ｔに対して電位Vaをとる期間のデユ
ーテイ比をαとすると、そのときの出力電圧の平均値Vo
utは、 となり、式（１）は、出力電圧の平均値Voutが矩形波の
デユーテイ比αに比例することを表している。デイジタ
ル回路においてデユーテイ比、すなわち時間を管理する
ことは水晶発振器の出力周波数等、周波数の安定したク
ロツクを計数することにより容易に実現できるから、ア
ナログ量に変換するデイジタル量に応じてデイジタル回
路で上記のデユーテイ比αを操作することにより、D/A
変換回路を構成することができる。
しかしながら、この方式では以下に記すような問題点が
ある。
ある。
すなわち、第３図の回路において、実際に矩形波を発生
させるスイツチング素子として、トランジスタを使用し
た場合を考えると、第５図（ａ）に示すようにトランジ
スタがオフの間、入力電圧Vinが負荷抵抗Ｒを介して後
段に供給されるのに対して、トランジスタがオンし第４
図で矩形波の出力が無信号であるべき（１−α）・Ｔの
期間においても、トランジスタの出力飽和電圧（この場
合はコレクタ−エミツタ間電圧）が残つてしまう。ま
た、スイツチング素子としてアナログスイツチを使用す
る場合も第５図（ｂ）の等価回路で示すように、オン抵
抗が存在するためにスイツチオン時に出力電圧が零とな
らず、負荷抵抗Ｒとオン抵抗ｒで分圧された電圧が出力
される。この結果、現実の第３図のD/A変換回路は式
（１）を満足しなくなる。
させるスイツチング素子として、トランジスタを使用し
た場合を考えると、第５図（ａ）に示すようにトランジ
スタがオフの間、入力電圧Vinが負荷抵抗Ｒを介して後
段に供給されるのに対して、トランジスタがオンし第４
図で矩形波の出力が無信号であるべき（１−α）・Ｔの
期間においても、トランジスタの出力飽和電圧（この場
合はコレクタ−エミツタ間電圧）が残つてしまう。ま
た、スイツチング素子としてアナログスイツチを使用す
る場合も第５図（ｂ）の等価回路で示すように、オン抵
抗が存在するためにスイツチオン時に出力電圧が零とな
らず、負荷抵抗Ｒとオン抵抗ｒで分圧された電圧が出力
される。この結果、現実の第３図のD/A変換回路は式
（１）を満足しなくなる。
すなわち、第６図に示すように出力残留電圧をVs、実質
的な出力振幅をあらためてVa′とおけば、出力電圧の平
均値Voutは、 となり、みかけ上平均電圧α・Va′にオフセツト電圧Vs
が加わつたような形になる。従つて、デユーテイ比αを
０にしても出力平均電圧は０にならないことになる。こ
のため、従来は出力側に積極的にオフセツト電圧を加え
てオフセツト電圧Vsを打ち消すように調節する必要があ
つた。
的な出力振幅をあらためてVa′とおけば、出力電圧の平
均値Voutは、 となり、みかけ上平均電圧α・Va′にオフセツト電圧Vs
が加わつたような形になる。従つて、デユーテイ比αを
０にしても出力平均電圧は０にならないことになる。こ
のため、従来は出力側に積極的にオフセツト電圧を加え
てオフセツト電圧Vsを打ち消すように調節する必要があ
つた。
また、従来方式において、矩形波出力の振幅Vaは定数で
あり、デユーテイ比αも０または正の数であるから式
（２）からも明らかなように、その結果得られる出力電
圧の平均値Voutの範囲は、 Vs≦Vout≦Vs＋Va′:Va′＞０のとき ……（３） または Vs＋Va′≦Vout≦Vs:Va′＜０のとき ……（４） となり、このままでは正負の値を取り得るデイジタル値
をアナログ量に変換することはできない。
あり、デユーテイ比αも０または正の数であるから式
（２）からも明らかなように、その結果得られる出力電
圧の平均値Voutの範囲は、 Vs≦Vout≦Vs＋Va′:Va′＞０のとき ……（３） または Vs＋Va′≦Vout≦Vs:Va′＜０のとき ……（４） となり、このままでは正負の値を取り得るデイジタル値
をアナログ量に変換することはできない。
そこで、このような要求に対して、従来は出力信号に負
または正のオフセツト電圧を加えるとともに、デイジタ
ル量に相当するデユーテイ比αに一定のオフセツト量を
加えることによつて両極性のデイジタル量に対するD/A
変換を実現していた。すなわち、オフセツト電圧，デイ
ジタルオフセツト量をそれぞれVoffset,αoffsetとし
て、式（２）を書き直すと、出力電圧の平均値Voutは、 Vout＝Vs＋（α＋αoffset）・Va′−Voffset ＝α・Va′＋Vs＋αoffset・Va′−Voffset ……
（５） となる。従つて、Vs＋αoffset・Va′−Voffset＝０か
つα＋αoffset≧０となるようにαoffset,Voffsetを選
べば、Voutは両極性のデイジタル量αに比例して正負の
値をとることができる。一般に、オフセツトデイジタル
量αoffsetは定数とし、可変抵抗等を用いて式（５）を
満足するようにオフセツト電圧Voffsetを調節しなけれ
ばならない。
または正のオフセツト電圧を加えるとともに、デイジタ
ル量に相当するデユーテイ比αに一定のオフセツト量を
加えることによつて両極性のデイジタル量に対するD/A
変換を実現していた。すなわち、オフセツト電圧，デイ
ジタルオフセツト量をそれぞれVoffset,αoffsetとし
て、式（２）を書き直すと、出力電圧の平均値Voutは、 Vout＝Vs＋（α＋αoffset）・Va′−Voffset ＝α・Va′＋Vs＋αoffset・Va′−Voffset ……
（５） となる。従つて、Vs＋αoffset・Va′−Voffset＝０か
つα＋αoffset≧０となるようにαoffset,Voffsetを選
べば、Voutは両極性のデイジタル量αに比例して正負の
値をとることができる。一般に、オフセツトデイジタル
量αoffsetは定数とし、可変抵抗等を用いて式（５）を
満足するようにオフセツト電圧Voffsetを調節しなけれ
ばならない。
以上のことから、この種のD/A変換回路においてはオフ
セツト調整が不可欠であり、しかも適用対象が単極性の
D/A変換におけるオフセツト誤差の補償か、或いは両極
性のD/A変換における零電位の調節かによつて、オフセ
ツトの仕様が異なつてくるという問題点を有していた。
また、この問題が個々のD/A変換回路毎に派生する問題
であることから、複数のD/A変換回路を設ける場合に
は、各回路毎に上記のオフセツト調整要素を設けるとと
もにその調整を行わなければならないという問題点を有
していた。
セツト調整が不可欠であり、しかも適用対象が単極性の
D/A変換におけるオフセツト誤差の補償か、或いは両極
性のD/A変換における零電位の調節かによつて、オフセ
ツトの仕様が異なつてくるという問題点を有していた。
また、この問題が個々のD/A変換回路毎に派生する問題
であることから、複数のD/A変換回路を設ける場合に
は、各回路毎に上記のオフセツト調整要素を設けるとと
もにその調整を行わなければならないという問題点を有
していた。
したがつて、この発明は回路にオフセツト調整要素を設
けることなくオフセツト誤差をなくすとともに、両極性
のデイジタル量をそれと等価なアナログ量に変換し得る
D/A変換回路を提供することを目的とする。
けることなくオフセツト誤差をなくすとともに、両極性
のデイジタル量をそれと等価なアナログ量に変換し得る
D/A変換回路を提供することを目的とする。
上記目的達成のため、本発明では、矩形波信号のデュー
ティ比をディジタル量に対応させて操作し、その信号の
平均値の形でアナログ量を得てディジタル／アナログ変
換を行うディジタル−アナログ変換回路において、 所定の周期，振幅Va′，デューティ比α１をもつ第１の
矩形波信号を出力する第１の信号発生手段と、前記第１
の矩形波信号のそれと同じ周期，振幅Va′をもつ第２の
矩形波信号を出力し、そのデューティ比α０を可変させ
ることのできる第２の信号発生手段と、前記第1,第２の
各信号発生手段からの各出力信号の平均値の差を演算す
る信号減算手段と、前記第２の信号発生手段の出力信号
のデューティ比α０を演算し、演算された該デューティ
比をディジタル／アナログ変換すべきディジタル量に対
応するものとして前記第２の信号発生手段において設定
する演算制御手段と、を備え、 前記第１の信号発生手段の出力信号の平均値E1と前記第
２の信号発生手段の出力信号の平均値E0との間に、 E1−E0＝（α１−α０）・Va′ なる関係が成立するとき、前記演算制御手段は、前記信
号減算手段により演算された前記差の値が、ディジタル
／アナログ変換した結果得られる所望のアナログ量とな
るように、前記第２の信号発生手段の出力信号のデュー
ティ比α０を演算し、演算された該デューティ比をディ
ジタル／アナログ変換すべきディジタル量に対応するも
のとして前記第２の信号発生手段において設定すること
とした。
ティ比をディジタル量に対応させて操作し、その信号の
平均値の形でアナログ量を得てディジタル／アナログ変
換を行うディジタル−アナログ変換回路において、 所定の周期，振幅Va′，デューティ比α１をもつ第１の
矩形波信号を出力する第１の信号発生手段と、前記第１
の矩形波信号のそれと同じ周期，振幅Va′をもつ第２の
矩形波信号を出力し、そのデューティ比α０を可変させ
ることのできる第２の信号発生手段と、前記第1,第２の
各信号発生手段からの各出力信号の平均値の差を演算す
る信号減算手段と、前記第２の信号発生手段の出力信号
のデューティ比α０を演算し、演算された該デューティ
比をディジタル／アナログ変換すべきディジタル量に対
応するものとして前記第２の信号発生手段において設定
する演算制御手段と、を備え、 前記第１の信号発生手段の出力信号の平均値E1と前記第
２の信号発生手段の出力信号の平均値E0との間に、 E1−E0＝（α１−α０）・Va′ なる関係が成立するとき、前記演算制御手段は、前記信
号減算手段により演算された前記差の値が、ディジタル
／アナログ変換した結果得られる所望のアナログ量とな
るように、前記第２の信号発生手段の出力信号のデュー
ティ比α０を演算し、演算された該デューティ比をディ
ジタル／アナログ変換すべきディジタル量に対応するも
のとして前記第２の信号発生手段において設定すること
とした。
第（２）式で示される回路でデユーテイ比α０に対する
平均出力電圧E0と、同一の回路でデユーテイ比α１に対
する平均出力電圧E1との差E1−E0を演算増幅器を用いて
構成した減算回路の平均出力電圧は、 E1−E0＝（Vs＋α1,Va′） −（Vs＋α０・Va′） ＝（α１−α０）・Va′ ……（６） となり、出力残留電圧Vsに依存しないものとなる。しか
も、デユーテイ比α0,α１を適当に選んでやればα１−
α０は正負の値をとりえるから、式（５）で示したよう
なオフセツト電圧Voffsetを設けることなしに、オフセ
ツト誤差を含まない正負の出力電圧を得ることができ
る。
平均出力電圧E0と、同一の回路でデユーテイ比α１に対
する平均出力電圧E1との差E1−E0を演算増幅器を用いて
構成した減算回路の平均出力電圧は、 E1−E0＝（Vs＋α1,Va′） −（Vs＋α０・Va′） ＝（α１−α０）・Va′ ……（６） となり、出力残留電圧Vsに依存しないものとなる。しか
も、デユーテイ比α0,α１を適当に選んでやればα１−
α０は正負の値をとりえるから、式（５）で示したよう
なオフセツト電圧Voffsetを設けることなしに、オフセ
ツト誤差を含まない正負の出力電圧を得ることができ
る。
この発明は、この点に着目して、あらかじめ決められた
一定の周期，デユーテイ比で動作する矩形波信号と、こ
れと同一の周期，振幅で動作する矩形波信号との平均出
力電圧の差がそのデユーテイ比の偏差に比例することを
利用し、変換すべきデイジタル量に応じてデユーテイ比
の誤差を操作してデイジタル量を電圧（アナログ量）に
変換することにより、オフセツト誤差のない両極性のD/
A変換回路を提供しようとするものである。
一定の周期，デユーテイ比で動作する矩形波信号と、こ
れと同一の周期，振幅で動作する矩形波信号との平均出
力電圧の差がそのデユーテイ比の偏差に比例することを
利用し、変換すべきデイジタル量に応じてデユーテイ比
の誤差を操作してデイジタル量を電圧（アナログ量）に
変換することにより、オフセツト誤差のない両極性のD/
A変換回路を提供しようとするものである。
第１図はデイジタル−アナログ変換回路２回路に対して
この発明を適用した場合の実施例を示す構成図、第２図
はその動作波形を示す波形図である。
この発明を適用した場合の実施例を示す構成図、第２図
はその動作波形を示す波形図である。
第１図において、カウンタ1Aは精度よく安定した周波数
（FHz）の基準クロツクｆで所定のカウント値N0をカウ
ントし、その出力信号S0を交互にオンオフする。カウ
ンタ1B及びカウンタ1Cは、カウンタ1Aの出力信号S0の立
ち上がりエツジに同期して、それぞれマイクロコンピユ
ータの如き演算処理装置CPU2からバス３を介して設定さ
れたカウント値N1およびN2のカウント動作を開始して、
カウント開始から終了までの間その出力S1,S2を出力す
る。カウンタ1A〜1Cの出力S0〜S2は、それぞれアナログ
スイツチ4A〜4Cへ印加される。アナログスイツチ4A〜4C
は信号S0〜S2が‘High‘レベルである間、負の基準電圧
−VRef-を後段の回路へ印加する。従つて、アナログス
イツチ4Aは信号S0が‘High'レベルである間、すなわち
カウンタ1Aがカウント値N0をカウントするのに要する期
間、正負の基準電圧＋VRef+及び−VRef-を後段の回路へ
印加し、引き続き信号S0が‘Low'レベルである間、すな
わちカウンタ1Aがカウント値N0をカウントするのに要す
る期間だけ正の基準電圧＋VRef+のみを後段の回路へ印
加し、演算増幅器5Aによりその反転出力を演算増幅器5B
及び5Cへ印加する。同様に、アナログスイツチ4B及び4C
は、カウンタの出力信号S1及びS2が‘High'レベルであ
る間、すなわちカウンタ1B及び1Cがそれぞれカウント値
N1及びN2をカウントするのに要する間、正負の基準電圧
＋VRef+及び−VRef-を後段の回路へ印加し、引き続き信
号S1及びS2が‘Low'レベルである間、すなわちカウンタ
1Aがカウント数（2N0−N1）または（2N0−N2）をカウン
トするのに要する期間、正の基準電圧＋VRef+のみを後
段の回路へ印加する。演算増幅器5B及び5Cは、それぞれ
アナログスイツチ4B及び4Cの出力と演算増幅器5Aの出
力、正の基準電圧VRef+が抵抗を介して印加され、フイ
ルタ要素により平滑されたその算術和に相当する反転出
力を出力する。
（FHz）の基準クロツクｆで所定のカウント値N0をカウ
ントし、その出力信号S0を交互にオンオフする。カウ
ンタ1B及びカウンタ1Cは、カウンタ1Aの出力信号S0の立
ち上がりエツジに同期して、それぞれマイクロコンピユ
ータの如き演算処理装置CPU2からバス３を介して設定さ
れたカウント値N1およびN2のカウント動作を開始して、
カウント開始から終了までの間その出力S1,S2を出力す
る。カウンタ1A〜1Cの出力S0〜S2は、それぞれアナログ
スイツチ4A〜4Cへ印加される。アナログスイツチ4A〜4C
は信号S0〜S2が‘High‘レベルである間、負の基準電圧
−VRef-を後段の回路へ印加する。従つて、アナログス
イツチ4Aは信号S0が‘High'レベルである間、すなわち
カウンタ1Aがカウント値N0をカウントするのに要する期
間、正負の基準電圧＋VRef+及び−VRef-を後段の回路へ
印加し、引き続き信号S0が‘Low'レベルである間、すな
わちカウンタ1Aがカウント値N0をカウントするのに要す
る期間だけ正の基準電圧＋VRef+のみを後段の回路へ印
加し、演算増幅器5Aによりその反転出力を演算増幅器5B
及び5Cへ印加する。同様に、アナログスイツチ4B及び4C
は、カウンタの出力信号S1及びS2が‘High'レベルであ
る間、すなわちカウンタ1B及び1Cがそれぞれカウント値
N1及びN2をカウントするのに要する間、正負の基準電圧
＋VRef+及び−VRef-を後段の回路へ印加し、引き続き信
号S1及びS2が‘Low'レベルである間、すなわちカウンタ
1Aがカウント数（2N0−N1）または（2N0−N2）をカウン
トするのに要する期間、正の基準電圧＋VRef+のみを後
段の回路へ印加する。演算増幅器5B及び5Cは、それぞれ
アナログスイツチ4B及び4Cの出力と演算増幅器5Aの出
力、正の基準電圧VRef+が抵抗を介して印加され、フイ
ルタ要素により平滑されたその算術和に相当する反転出
力を出力する。
ここで、カウント値N0,N1及びN2をカウントするのに要
する時間をそれぞれt0,t1,t2とすれば、 t0＝N0/F ……（７） t1＝N1/F ……（８） t2＝N2/F ……（９） となる。従つて、第１図において、演算増幅器5Aの平均
出力電圧V0は、アナログスイツチ4Aのオン抵抗をr0とお
けば、 として求められる。同時に、演算増幅器5B及び5Cの平均
出力電圧V1,V2は となる。ここで、高精度の抵抗を用いることにより、抵
抗値を等しく選ぶことは容易に実現できるから、 R0P＝R1P＝R2P ……（13） R0N＝R1N＝R2N ……（14） R0F＝R10＝R1F＝R20＝R2F ……（15） とすることができる。また、アナログスイツチのオン抵
抗r0,r1,r2についても、特性のそろつた素子を用いるこ
とによりその値を等しく選ぶことは実用上可能であり、
特に、このような用途向けに市販されているアナログス
イツチとして、複数のアナログスイツチ素子を１つのパ
ツケージに封入した集積回路では、その集積回路が同じ
半導体ウエハー上に形成されることから、同一パツケー
ジに集積されたアナログスイツチ相互間におけるオン抵
抗値の偏差は、絶対値の誤差に比べて極めて小さなもの
となるのが通例である。従つて、 r0≒r1≒r2 ……（16） とすることができ、そこで RP＝R0P＝R1P＝R2P ……（17） RN＝R0N＝R1N＝R2N ……（18） RF＝R0F＝R10＝R1F＝R20＝R2F ……（19） Ｒ＝r0＝r1＝r2 ……（20） とおいて式（11），（12）を整理すると、 が得られる。従つて、V1,V2はそれぞれt1−t0及びt2−t
0に比例したものとなる。そこで、カウンタ1B,1Cのカウ
ント値N1,N2を、アナログ量へ変換すべきデイジタル量D
1,D2に対して、下式（23），（24）のように選べば、 N1＝N0＋κ・D1 ……（23） N2＝N0＋κ・D2 ……（24） となる。こゝに、t1−t0及びt2−t0は以下のように書き
直すことができて、 t1−t0＝κ・D1/F ……（25） t2−t0＝κ・D2/F ……（26） となり、従つて、演算増幅器5B及び5Cの平均出力電圧
V1,V2はデイジタル量D1,D2に比例する。
する時間をそれぞれt0,t1,t2とすれば、 t0＝N0/F ……（７） t1＝N1/F ……（８） t2＝N2/F ……（９） となる。従つて、第１図において、演算増幅器5Aの平均
出力電圧V0は、アナログスイツチ4Aのオン抵抗をr0とお
けば、 として求められる。同時に、演算増幅器5B及び5Cの平均
出力電圧V1,V2は となる。ここで、高精度の抵抗を用いることにより、抵
抗値を等しく選ぶことは容易に実現できるから、 R0P＝R1P＝R2P ……（13） R0N＝R1N＝R2N ……（14） R0F＝R10＝R1F＝R20＝R2F ……（15） とすることができる。また、アナログスイツチのオン抵
抗r0,r1,r2についても、特性のそろつた素子を用いるこ
とによりその値を等しく選ぶことは実用上可能であり、
特に、このような用途向けに市販されているアナログス
イツチとして、複数のアナログスイツチ素子を１つのパ
ツケージに封入した集積回路では、その集積回路が同じ
半導体ウエハー上に形成されることから、同一パツケー
ジに集積されたアナログスイツチ相互間におけるオン抵
抗値の偏差は、絶対値の誤差に比べて極めて小さなもの
となるのが通例である。従つて、 r0≒r1≒r2 ……（16） とすることができ、そこで RP＝R0P＝R1P＝R2P ……（17） RN＝R0N＝R1N＝R2N ……（18） RF＝R0F＝R10＝R1F＝R20＝R2F ……（19） Ｒ＝r0＝r1＝r2 ……（20） とおいて式（11），（12）を整理すると、 が得られる。従つて、V1,V2はそれぞれt1−t0及びt2−t
0に比例したものとなる。そこで、カウンタ1B,1Cのカウ
ント値N1,N2を、アナログ量へ変換すべきデイジタル量D
1,D2に対して、下式（23），（24）のように選べば、 N1＝N0＋κ・D1 ……（23） N2＝N0＋κ・D2 ……（24） となる。こゝに、t1−t0及びt2−t0は以下のように書き
直すことができて、 t1−t0＝κ・D1/F ……（25） t2−t0＝κ・D2/F ……（26） となり、従つて、演算増幅器5B及び5Cの平均出力電圧
V1,V2はデイジタル量D1,D2に比例する。
この発明によれば、チヨツパ方式によるD/A変換におい
て、基準となる矩形波信号を出力する回路を設け、その
基準矩形波信号と同等な回路定数の回路で発生される矩
形波信号との差をとることにより、この種の回路におい
て不可欠な構成要素であるスイツチング素子の出力飽和
電圧、オン抵抗分に起因するアナログ変換量のオフセツ
ト誤差を、回路上に調整要素を設けることなく相殺する
ことができるとともに、両極性のデイジタル量に対して
も、それをふたつの矩形波信号のデユーテイ比の差に対
応させることにより、両極性のD/A変換動作をも実現で
きる。
て、基準となる矩形波信号を出力する回路を設け、その
基準矩形波信号と同等な回路定数の回路で発生される矩
形波信号との差をとることにより、この種の回路におい
て不可欠な構成要素であるスイツチング素子の出力飽和
電圧、オン抵抗分に起因するアナログ変換量のオフセツ
ト誤差を、回路上に調整要素を設けることなく相殺する
ことができるとともに、両極性のデイジタル量に対して
も、それをふたつの矩形波信号のデユーテイ比の差に対
応させることにより、両極性のD/A変換動作をも実現で
きる。
しかも、本発明によるD/A変換回路を単極性の変換回路
として動作させるか、或いは両極性の変換回路として動
作させるかは、単にふたつの矩形波信号のデユーテイ比
の取り方だけで決まることから、変換量の種別に依らな
い汎用性の高いD/A変換回路を構成することができる。
として動作させるか、或いは両極性の変換回路として動
作させるかは、単にふたつの矩形波信号のデユーテイ比
の取り方だけで決まることから、変換量の種別に依らな
い汎用性の高いD/A変換回路を構成することができる。
また、複数のD/A変換回路を設ける場合でも、第１図の
回路を例にとると、増設するD/A変換回路１回路につき
カウンタ、アナログ・スイツチ、演算増幅器による減算
回路をそれぞれひとつずつ付加するだけで上記の機能を
実現することができる。
回路を例にとると、増設するD/A変換回路１回路につき
カウンタ、アナログ・スイツチ、演算増幅器による減算
回路をそれぞれひとつずつ付加するだけで上記の機能を
実現することができる。
第１図はこの発明の実施例を示す構成図、第２図はその
動作を説明するための各部波形図、第３図はチヨツパ式
D/A変換回路の従来例を示す概要図、第４図はその動作
を説明するための各部波形図、第５図は第３図に示すス
イツチング素子の具体例を示す回路図、第６図は第３図
でスイツチング素子の出力残留電圧を考慮した場合を示
す動作波形図である。 符号説明 1A,1B,1C……カウンタ、２……演算処理装置（CPU）、
３……バス、4A,4B,4C……アナログスイツチ、5A,5B,5C
……演算増幅器、11……タイマカウンタ、12……スイツ
チング素子、13……フイルタ。
動作を説明するための各部波形図、第３図はチヨツパ式
D/A変換回路の従来例を示す概要図、第４図はその動作
を説明するための各部波形図、第５図は第３図に示すス
イツチング素子の具体例を示す回路図、第６図は第３図
でスイツチング素子の出力残留電圧を考慮した場合を示
す動作波形図である。 符号説明 1A,1B,1C……カウンタ、２……演算処理装置（CPU）、
３……バス、4A,4B,4C……アナログスイツチ、5A,5B,5C
……演算増幅器、11……タイマカウンタ、12……スイツ
チング素子、13……フイルタ。
Claims (1)
- 【請求項１】矩形波信号のデューティ比をディジタル量
に対応させて操作し、その信号の平均値の形でアナログ
量を得てディジタル／アナログ変換を行うディジタル−
アナログ変換回路であって、 所定の周期，振幅Va′，デューティ比α１をもつ第１の
矩形波信号を出力する第１の信号発生手段と、前記第１
の矩形波信号のそれと同じ周期，振幅Va′をもつ第２の
矩形波信号を出力し、そのデューティ比α０を可変させ
ることのできる第２の信号発生手段と、前記第1,第２の
各信号発生手段からの各出力信号の平均値の差を演算す
る信号減算手段と、前記第２の信号発生手段の出力信号
のデューティ比α０を演算し、演算された該デューティ
比をディジタル／アナログ変換すべきディジタル量に対
応するものとして前記第２の信号発生手段において設定
する演算制御手段と、を備え、 前記第１の信号発生手段の出力信号の平均値E1と前記第
２の信号発生手段の出力信号の平均値E0との間に、 E1−E0＝（α１−α０）・Va′ なる関係が成立するとき、前記演算制御手段は、前記信
号減算手段により演算された前記差の値が、ディジタル
／アナログ変換した結果得られる所望のアナログ量とな
るように、前記第２の信号発生手段の出力信号のデュー
ティ比α０を演算し、演算された該デューティ比をディ
ジタル／アナログ変換すべきディジタル量に対応するも
のとして前記第２の信号発生手段において設定すること
を特徴とするディジタル−アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155426A JPH077916B2 (ja) | 1987-06-24 | 1987-06-24 | ディジタル−アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155426A JPH077916B2 (ja) | 1987-06-24 | 1987-06-24 | ディジタル−アナログ変換回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPS641331A JPS641331A (en) | 1989-01-05 |
| JPH011331A JPH011331A (ja) | 1989-01-05 |
| JPH077916B2 true JPH077916B2 (ja) | 1995-01-30 |
Family
ID=15605750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62155426A Expired - Fee Related JPH077916B2 (ja) | 1987-06-24 | 1987-06-24 | ディジタル−アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077916B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074752U (ja) * | 1983-10-31 | 1985-05-25 | 横浜植木株式会社 | 散布器 |
| JPS6079557U (ja) * | 1983-10-31 | 1985-06-03 | 今田 行夫 | 噴霧消毒器用双頭ノズル |
| JPH0340371Y2 (ja) * | 1985-06-25 | 1991-08-26 |
-
1987
- 1987-06-24 JP JP62155426A patent/JPH077916B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS641331A (en) | 1989-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |