JPH0779236B2 - ディジタル位相ロック・ループ及びディジタル・システム - Google Patents

ディジタル位相ロック・ループ及びディジタル・システム

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JPH0779236B2
JPH0779236B2 JP63259629A JP25962988A JPH0779236B2 JP H0779236 B2 JPH0779236 B2 JP H0779236B2 JP 63259629 A JP63259629 A JP 63259629A JP 25962988 A JP25962988 A JP 25962988A JP H0779236 B2 JPH0779236 B2 JP H0779236B2
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clk
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チヤールズ・アンソニイ・カーチエロ
ドナルド・ジヨン・ラーング
ジルベツト・ルース・ウツドマン、ジユニア
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インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
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Description

【発明の詳細な説明】 以下の順序で本発明を説明する。
A.産業上の利用分野 B.従来技術 C.発明が解決しようとする問題点 D.問題点を解決するための手段 E.実施例 E1.本発明の概念（第２図、第３図） E2.本発明の装置及び動作（第１図） E3.パルス発生装置及び動作（第４図、第６図） E4.シフト同期装置及び動作（第５図、第７図） E5.マスタ／スレーブ構成の変形（第８図） E6.位相修正回路（第９図） E7.1対の論理システムの同期化（第10図） F.発明の効果 A.産業上の利用分野 本発明は、略等しい周波数で動作する複数のクロック信
号の位相を整列させることに係る。
B.従来技術 略等しい周波数で動作する複数の発振器間のドリフトを
補償又は修正するための装置及び手順は、種々のものが
知られている。例えば、米国特許第4290022号には、等
しい周波数を有する１対の方形波信号間の位相差を検出
し且つこれを修正するための位相シフタが開示されてい
る。位相の修正は、両信号間の位相の差に基づいて、一
方の信号へ可変の遅延量を選択的に与えることによって
行われている。しかしながら、実質的に連続した可変の
位相修正を行うことができるように、修正された信号と
位相検出機能との間のループを閉じるための手段は設け
られていない。
従来技術のディジタル位相修正技法は、データ同期のた
めに種々の形式で使用されている。例えば、米国特許第
3505478号及び第4524448号は、伝送チャネル中の受信デ
ータ信号から抽出したクロック信号を、（ローカル・デ
ータの受信及び復号動作を制御するためにデータ受信装
置が使用する）ローカル・クロックと同期させる方法を
開示している。これらの米国特許では、伝送データ信号
から基準クロック信号を抽出しており、また基準クロッ
ク信号を抽出する前の受信データ信号へ遅延量を挿入す
るために、可変の遅延ユニットが設けられている。後者
の米国特許第4524448号は、データ信号から抽出した基
準クロック信号とローカル・クロック信号との間の位相
に応答して動作する、単一のループによって連続的な位
相修正を行うように、ループを閉じる方法を示してい
る。この米国特許の回路は、クロック信号の位相を直接
的に修正せずに、むしろクロック信号が抽出されるデー
タ信号の位相を修正している。更に、予定の遅延量を挿
入したときに、かかる遅延量を見かけ上無限にするよう
に、修正ループをリセットするための手段は設けられて
いない。
C.発明が解決しようとする問題点 従って、本発明の目的は、略同じ周波数を有する１対の
クロック信号間のドリフトを補償するに当たり、見かけ
上無限の位相修正量を与えるディジタル位相修正回路を
通して、一方のクロック信号を他方のクロック信号と整
列させることにある。
本発明の他の目的は、リセット機能を備え且つ修正すべ
きクロック信号について連続的に動作する遅延選択ルー
プを通して、遅延量を選択するディジタル回路を提供す
ることにある。
D.問題点を解決するための手段 本発明の基礎をなす重要な知見は、補償されるクロック
波形へ予定の位相修正量が挿入されたときに動作可能な
リセット機能を設けると、位相修正ループの動作を改善
することができる、という点にある。
本発明の基礎となるディジタル位相ロック・ループは、
周波数f1を有する第１のクロック信号CLK1の位相と、周
波数f2（f1）を有する第２のクロック信号CLK2の位相
とを整列させるためのものである。ディジタル形式のロ
ーカル位相比較装置は、CLK2の位相を、修正されたクロ
ック信号CLK1Cの位相と比較し、その比較結果に基づい
て遅延制御信号を発生する。このローカル位相比較装置
へ接続されたディジタル形式のセレクタは、一連の遅延
制御信号に応答して、複数の遅延信号を発生する。この
セレクタへ接続されたディジタル形式の可変遅延線回路
は、CLK1を受け取り且つCLK1をこれらの遅延信号が決定
した時間量だけ遅延させて、CLK1Cを発生する。ディジ
タル形式のリセット位相比較装置は、CLK1Cの位相をCLK
1の基準位相と比較して、これらの位相が整列したとき
にリセット信号を発生する。最後に、前記セレクタは、
このリセット位相比較装置からのリセット号に応答し
て、CLK1の遅延時間量を予定の量へ調整するための遅延
信号を発生する。
前述の基本的な装置及び手順は、外部発振器と当該発振
器と略同じ周波数で走行するローカル発振器との間の位
相ロックを可能とし、かくてアナログ回路を使用するこ
となくシステムの異なる構成要素を同期させることを可
能にする。本発明を利用すると、システムを構成するそ
れぞれの集積回路チップを同期させるために、単一クロ
ック源の形式の単一故障点を導入することなく、略同じ
周波数で走行する複数のローカル発振器を使用すること
ができる。また、本発明の装置を１対のディジタル・シ
ステムの各々に設けると、両システムについて使用され
る単一クロック源の形式の単一故障点にさらすことな
く、両システムを同期させることができる。
E.実施例 E1.本発明の概念（第２図、第３図） 第２図には、第１のクロック信号CLK1の位相を第２のク
ロック信号CLK2の位相と比較して、前者の位相を後者の
位相へ調整する動作の概略が示されている。CLK1は周波
数f1を有し、CLK2は周波数f2を有し、f1は略f2に等し
い。第２図の例では、両クロック信号は独立の発振器に
よってそれぞれ発生されるが、CLK1を発生する発振器
は、CLK2を発生する他方の発振器よりも僅かに速く動作
している。また、CLK1は、本発明の動作により、CLK2に
追従するものとする。オシロスコープ上では、CLK1は、
CLK2に対し左シフトされているように見える。CLK1へ遅
延単位（Ｄ）を連続して追加すると、CLK1は、CLK2と同
期状態になる。もしf1がf2と僅かに異なるなら、CLK1は
再びCLK2より進むようになる。これが生ずると、第２の
遅延単位を第１の遅延単位に追加する。遅延単位が１つ
ずつ順次に累積されると、CLK1は、かかる遅延単位の累
積合計に等しい時間量だけ遅延される。
CLK1及びCLK2を発生している２つの発振器の周波数が変
化しないものと仮定し、また遅延単位（Ｄ）を追加する
プロセスがインクリメンタルな順序で無期限に続くもの
と仮定すると、その最終的な結果は、少なくともCLK1の
１周期分に相当する十分な量の遅延単位を累積すること
になる。この時点で、CLK1とCLK2の位相関係に顕著な影
響を与えることなく、かかる累積された遅延量からCLK1
の１周期分に等しい遅延量を除去することができる。か
くて、見かけ上無限の遅延量を、比較的高速の発振器が
出力するクロック信号へ追加することができる。この概
念は、第３図に示されている。
第３図に示す修正されたクロック信号CLK1Cは、時間量
をインクリメントして、CLK1を予定量だけ遅延させるこ
とによって発生される。これらの時間インクリメントは
互いに等しく、その各々を「遅延事象」と呼ぶ。このイ
ンクリメンタルなプロセスは、一連の離散的なステップ
を通して、CLK1の位相を遅延させることに対応する。す
なわち、各遅延事象は、CLK1Cの正の縁部の予定量だけ
遅延させる。これらの遅延事象が次第に累積されると、
次のインクリメントが、CLK1をそれ自身の１周期分以上
遅延させるような時点に達する。この時点で、遅延事象
を追加するプロセスは、予定の点へリセットする準備が
できている。かかる予定の点へのリセットは、CLK1の周
期に対応する多数の遅延単位を除去することによって行
われる。
E2.本発明の装置及び動作（第１図） 第１図には、前述のリセット可能な遅延事象追加プロセ
スを遂行する本発明の装置が示されている。参照番号８
で示す本発明の装置は、CLK1を発生する第１の発振器
（OSCA）10と、CLK2を発生する第２の発振器（OSCB）12
とに関連して動作する。CLK2は、ディジタル形式の分周
器13へ送られ、そこでCLK2をＮで除算（分周）して周波
数f2R＝f2/Nを有する基準信号REF2を発生する。但し、
Ｎは２以上の正の整数である。ローカル位相比較装置14
は、左／右シフト・レジスタ16及びゲーテッド選択装置
18から成るディジタル・セレクタへ出力を与える。この
ディジタル・セレクタには、可変遅延線回路20が接続さ
れている。リセット位相比較装置22は、シフト・レジス
タ16へ「リセット」信号を供給する。ローカル位相比較
装置14は、CLK1C及びCLK2から誘導された基準信号の位
相を比較して、CLK1CとCLK2の位相を間接的に比較す
る。前述のREF2がこれらの基準信号の一方であり、他方
のREF1は、後述するように、CLK1の位相シフト表示であ
るCLK1CをＮで除算して得られる。すなわち、REF1は周
波数fR1＝f1/Nを有する基準信号であり、fR1は、f1とf2
の差に比例する分だけ、REF2の周波数から異なってい
る。REF1とREF2は、CLK1CとCLK2からそれぞれ直接的に
誘導されるので、発振器10及び12の出力間に存在する任
意の位相差は、REF1とREF2の間の同等の位相差によって
表わされる。後者の位相差は、ローカル位相比較装置14
がこれを検出する。ローカル位相比較装置14は、REF1と
REF2の負の遷移を比較する極性保持ラッチのような、デ
ィジタル形式の通常の比較器から構成することができ
る。
ローカル位相比較装置14が測定した位相差は１対の出力
によって指示され、その一方は、REF1がREF2より進んで
いるときに正の差（＋）を示し、他方は、REF1がREF2よ
り遅れているときに負の差（−）を示す。これらの差信
号は、パルス発生装置24a及び24bを通して供給される。
パルス発生装置24a及び24bは、シフト同期装置26へ供給
される「制御」信号（制御１及び制御２）を発生する。
このシフト同期装置26は、シフト・レジスタ16へ供給さ
れる「制御」信号の各々を、CLK1の遷移と同期させるよ
うに動作する。このように同期された「制御」信号は、
左シフト制御信号（制御Ｌ）又は右シフト制御信号（制
御Ｒ）信号として、シフト・レジスタ16へ供給される。
シフト・レジスタ16は、直列に接続された一連のメモリ
素子d0−dqとして構成されており、その各メモリ素子
は、シフト同期装置26が当該メモリ素子へ供給する「制
御」信号によって決定される方向の隣接するメモリ素子
へシフトを行う。また、「リセット」信号を供給するこ
とによって、かかる一連のメモリ素子を予定の構成へリ
セットすることができる。当業者には明らかなように、
シフト・レジスタ16は、その内部で単一の遅延トークン
信号を左又は右に移動させて、カウント・アップ又はカ
ウント・ダウンを行うシャトル・カウンタと基本的に同
じである。更に、「リセット」信号が供給される場合、
シフト・レジスタ16は、一連のメモリ素子のうちの予じ
め設定されたメモリ素子に遅延トークン信号を置くよう
に、構成されている。第１図の例では、「リセット」信
号が供給される場合、一連のメモリ素子のうち中央のメ
モリ素子（di）へ遅延トークン信号がセットされるよう
になっている。
時間が経過するにつれ、ローカル位相比較装置14によっ
て行われる一連の位相比較動作の結果として、これに対
応する一連の「制御」信号が発生されると、遅延トーク
ン信号がシフト・レジスタ16中で移動し、これに応じ
て、シフト・レジスタ16から対応する一連の「遅延」信
号を出力させる。かかる一連の「遅延」信号は、「遅延
０」−「遅延ｑ」として表わされている。
これらの「遅延」信号は、ディジタル・セレクタの第２
の構成要素である選択装置18へ送られる。選択装置18
は、複数の２入力ANDゲート30を含み、その各々は、シ
フト・レジスタ16が出力する「遅延」信号の１つをそれ
ぞれ受け取るように接続されている。ANDゲート30の各
出力は、ｑ＋１個の入力を有するORゲート32へ接続され
る。
可変遅延回路20は、互いに同等の複数の遅延素子40を直
列接続して構成されている。遅延素子40の各々は、通常
の集積回路素子から構成されている。第１図に示す実施
例の場合、各遅延素子40は、２つの反転回路から構成さ
れている。かくて、各遅延素子40は、互いに等しく且つ
決定可能な遅延量を、CLK1信号にそれぞれ追加する。各
遅延素子40の出力は、可変遅延線回路20の各タップ点を
表している。各タップは、可変値遅延線回路20の下流方
向にある遅延素子40の遅延量の和に等しい時間又は位相
遅延を表わしている。各遅延素子40（最後のものを除
く）の出力は、次の遅延素子40の入力及びANDゲート30
の１つの入力へそれぞれ接続されている。最後の遅延素
子40の出力は、選択装置18内の最後のANDゲート30の入
力だけに接続されている。他の唯一の例外は、中央のAN
Dゲート30へ接続され、また遅延素子43を通してANDゲー
ト44へ接続されている、中央の遅延素子40の出力であ
る。
選択装置18の出力は、ORゲート32及び遅延素子42を通し
て与えられ、そして全ての点で分周器13と同等の分周器
45へ接続されている。分周器45は、ORゲート32の出力を
Ｎで除算する。分周器45からの出力は分配クロック（CL
K3）として供給され、また遅延素子46を介してANDゲー
ト44の他の入力へ接続されている。ANDゲート44の出力
は、リセット位相比較装置22の１入力として与えられ、
当該比較装置22の他の入力（CLK1C）は、選択装置18を
通して可変遅延回路20の出力から与えられている。
遅延素子42及び43の遅延量の値は、シフト・レジスタ16
がその中央のメモリ素子（di）へリセットされるとき
に、可変遅延線回路20の出力信号であるCLK1C及びCLK
1CNTが同相となるように、選択されている。
動作について説明すると、可変遅延回路20は、CLK1を受
け取って、これを伝播させる。遅延素子40の１つの出力
を選択するため、「遅延」信号が供給されて１つのAND
ゲート30を活性化する。従って、活性化されたANDゲー
ト30が通過させるCLK1は、当該ANDゲート30に達するま
での遅延素子40の数によって決定された量だけ位相（又
は時間）を遅延されている。このようにして遅延された
CLK1は、ORゲート32及び遅延素子42の出力を通して、修
正されたクロックCLK1Cとして供給される。この修正さ
れたクロックCLK1Cは、分周器45で分周された後、遅延
素子46を通して、基準信号REF1として供給される。かく
て、REF2の位相に相対的なREF1の位相は、CLK2の位相に
相対的なCLK1の位相を表わす。かかる相対的な位相は、
ローカル位相比較装置14がこれを測定して、その測定結
果を指示する。ローカル位相比較装置14の出力は、パル
ス発生装置24a又は24bが、「制御」信号の形式でシフト
同期装置26へ供給する。シフト同期装置26は、シフト・
レジスタ16内のメモリ素子へ供給されるシフト制御信号
が可変遅延線回路20を通過するCLK1と同期するように、
「制御」信号を可変遅延線回路20に対応する位相シフト
回路を通して与える。最終的には、「制御」信号は、遅
延トークン信号を現に保持しているメモリ素子へ供給さ
れる。これが生ずる場合、遅延トークン信号は、隣接す
るメモリ素子へシフトされる。この遅延トークン信号が
シフトされると、それまで遅延トークン信号を保持して
いたメモリ素子からの「遅延」信号が不活性となるのに
対し、この遅延トークン信号をシフト入力されたメモリ
素子からの「遅延」信号が活性となる。かくて、「遅
延」信号を除去されたANDゲート30から、活性化された
「遅延」信号を受け取る隣接するANDゲート30へ、制御
が移ることになる。このように、１つのANDゲート30か
ら隣接するANDゲート30へ制御が渡されるので、１単位
の遅延がCLK1へ追加されるか又はこれから除去され、か
くてCLK1CとREF1の位相を変化させるのである。かかる
遅延の追加又は除去は、第３図に示す単一の遅延事象に
対応する。
第１図の動作の説明を続けると、リセット位相比較装置
22の動作は、第２図を参照すると最も良く理解すること
ができる。この場合、第２図において「CLK1」と表記さ
れた信号トレースを「CLK1CNT」と読み換える必要があ
る。ここで、CNTとは、可変遅延線回路20の中央にある
遅延素子40を示している。可変遅延線回路20は、タップ
つきの遅延線であって、各タップ間の位相遅延量は互い
に等しくなっている。発振器10の出力であるCLK1は、可
変遅延線回路20の入力であり、修正されたクロック信号
CLK1Cは、シフト同期装置26及びシフト・レジスタ16が
決定した選択されたタップからの出力である。クロック
信号CLK1CNTは、可変遅延線回路20の中央のタップから
の位相シフトされた出力であり、その位相シフト量は、
可変遅延線回路20が与える位相シフト量の1/2に等し
い。実際には、可変遅延線回路20が与える遅延量の全体
は、少なくともCLK1の２周期分に対応するように選択さ
れている。かくて、CLK1の少なくとも１周期分の遅延量
が、可変遅延線回路20の中央の遅延素子40の両側に延び
ている。
リセット位相比較装置22は、CLK1Cの位相を、第１図でC
LK1CNTとして示したCLK1の基準位相と比較する。第２図
の「リセットの準備完了」と表記された点に示すよう
に、修正されたクロック信号CLK1Cの位相とCLK1CNTの位
相が等しくなる場合、リセット位相比較装置22は、「リ
セット」信号を供給する。この「リセット」信号に応答
して、シフト・レジスタ16はその中央にあるメモリ素子
（di）へリセットされ、その結果、可変遅延線回路20の
中央のタップが、可変遅延線回路20の出力信号（CL
K1C）の源として選択されるのである。すなわち、CLK1C
の源が、その位相を変えることなく、変化させられるこ
とになる。その効果は、CLK1を調整するための、見かけ
上無限のインクリメンタルの遅延を与えることである。
言い換えれば、シフト・レジスタ16によって発生される
一連の「遅延」信号は、CLK1CNTの位相に等しい予定の
基準位相に到達するまで、CLK1中の遅延を順次にインク
リメントするのである。かかる予定の基準位相に到達す
る場合、CLK1Cの位相をCLK1CNTの位相へ変化させること
によって、一連の「遅延」信号を発生する動作が再開さ
れる。
CLK1CNTがANDゲート44を通してリセット位相比較装置22
へ供給されるのは、このANDゲート44がREF1の正レベル
によって活性化される場合だけである。このようにする
と、ANDゲート44は、REF1が決定する間隔でだけ、CLK
1CNTをサンプルすることができる。
遅延素子43及び46は、CLK1CNT及びREF1がANDゲート44に
同時に到着するようにするため、CLK1CNT及びREF1の経
路に挿入される。遅延素子42は、ORゲート32のスループ
ット時間を補償するものである。また、遅延素子42及び
43の遅延量の値は、可変遅延線回路20の出力信号の源が
可変遅延線回路20の中央のタップであるときに、CLK
1CNT及びCLK1Cの位相が等しくなることを保証するよう
に、選択されている。
E3.パルス発生装置及び動作（第４図、第６図） 第４図及び第６図には、パルス発生装置24a又は24bの構
成及び動作がそれぞれ示されている。パルス発生装置24
a又は24bは、レベル・センシティブ走査設計（LSSD）に
従った１対の位相化ラッチから構成されていて、データ
信号がラッチのデータ（ｄ）入力へ供給されると、当該
データは、それぞれのクロック入力に応答して、第１の
ラッチ段（L1）から第２のラッチ段（L2）へ順次にシフ
トされるようになっている。第４図に示すパルス発生装
置のラッチは参照番号50及び52によって表され、ラッチ
50の各段はL1A及びL2Aによって表され、ラッチ52の段は
L1B及びL2Bによって表されている。ラッチ50及び52の各
々は、真数出力を上側の出力ポートから与え、補数出力
を下側の出力ポートから与えるようになっている。ラッ
チ50からの真数出力及びラッチ52からの補数出力は、AN
Dゲート58へ供給される。ラッチ50及び52へ加わる位相
化クロック信号は、ANDゲート54及び反転回路56から成
る並列回路を通して、CLK1Cから発生される。かかる並
列回路の目的は、CLK1Cの真数及び補数信号に対し、等
しい遅延を与えることである。CLK1Cの正信号が、ANDゲ
ート54を通してラッチ50及び52の第１の段へ供給される
のに対し、CLK1Cの補数信号（反転バージョン）は、反
転回路56を通してラッチ50及び52の第２の段へ供給され
る。ラッチ50の第１の段への入力が、ローカル位相比較
装置14の１つの出力から供給されるのに対し、ラッチ52
の第１の段へのデータ入力は、ラッチ50の真数出力から
供給される。
第４図に示すパルス発生装置の動作は、第６図に示され
ている。ローカル位相比較装置14が位相差信号を活性化
して、位相差を指示したものと仮定すると、CLK1Cの高
レベルは、ラッチ50の第１の段を、「シフト実行」パル
スの立上り縁部59に追従させる。反転回路56によって反
転されたCLK1Cの立下り縁部60は、ラッチ50の第２の段
をクロックして、「シフト実行」パルスのレベルを、ラ
ッチ50の真数出力へ移動させる。この時点で、ラッチ52
の補数出力が正になって、ANDゲート58から「制御」信
号を発生させる。かくて、この「制御」信号は、CLK1C
の立下り縁部60に追従して、発生されるのである。ラッ
チ50からの真数出力はラッチ52へ順方向的に送られるの
で、ラッチ52の補数出力は、CLK1Cの立下り縁部62に追
従して下降し、かくて「制御」信号を不活性にする。
E4.シフト同期装置及び動作（第５図、第７図） 第５図及び第７図は、CLK1Cが活性である間にシフト・
レジスタ16の状態を変えないようにして、パルス発生装
置24a又は24bが発生した「制御」信号を、可変遅延線回
路20へ供給されるCLK1と同期化させるための機構及び動
作を示している。第５図のシフト同期装置26は、可変遅
延線回路20を構成する複数の遅延素子40と同等の、直列
に接続された一連の遅延素子69から構成されている。CL
K1がCLK2より進んでいるときに、遅延トークン信号を右
にシフトするためのシフト・レジスタ16の部分は、LSSD
ラッチ対70、72及び74を含むものとして示されている。
説明の便宜上、ラッチ72が遅延トークン信号を保持し、
（可変遅延線回路20のタップｎを表す）ANDゲート30が
活性化されていて、ORゲート52が可変遅延線回路20のタ
ップｎから得られたCLK1をCLK1Cとして供給しているも
のと仮定する。次に、第６図に示す「制御」信号の発生
シナリオが生じて、第７図で「ANDn」として表わされて
いるANDゲート30を通して、CLK1が供給されているもの
と仮定する。更に、「制御」信号がシフト同期装置26を
通して伝播していない時点で、ラッチ70、72及び74のL2
段のためのクロック（図示せず）が、活性となるように
制御されるものと仮定する。これらの仮定の下では、
「制御」信号がシフト同期装置26のタップｎに到着し、
そこでラッチ72へ「制御ｎ」信号として供給される直前
に、CLK1の負の遷移60がタップｎに到着する。CLK1と
「制御」信号は、実質的に同じ遅延線回路を通して移動
するので、CLK1の縁部60と「制御ｎ」信号の縁部64は、
第６図と同じ位相関係を有する。かくて、「制御ｎ」信
号の縁部64は、縁部の遷移66及び68に示すように、ラッ
チ72からラッチ74へ遅延トークン信号をシフトさせるこ
とができる。ラッチ72が供給する「遅延ｎ」信号が不活
性になる場合、ANDゲートｎが不活性となるのに対し、
その右隣にあるANDゲート（AND n＋１、図示せず）は、
「遅延ｎ＋１」信号によって活性化される。ORゲート32
は、これらのANDゲートの出力を結合することにより、
図示のように遅延単位が追加された、連続的なCLK1C信
号を供給する。かくて、シフト同期装置26を通して「制
御」信号を与えると、この「制御」信号はCLK1中の遷移
と同期することになる。かかる「制御」信号を伝播させ
るのは、移動すべき可変遅延線回路20のタップでCLK1信
号が不活性となる場合にのみ、シフト・レジスタ16の状
態を変化させるためである。
当業者には明らかなように、この「制御」信号の伝播
は、シフト・レジスタ16のリセットとタップ選択におけ
る１位置シフトを同期させるように作用する。第５図の
構成は、進相の場合のシフト同期を説明するためのもの
であるが、第５図に関連して説明したものと同様にし
て、遅れ（左シフト）に応じて遅延を除去したり、シフ
ト・レジスタ16中でリセット条件を確立するようにデー
タ経路制御を構成することができる。
第１図を再び参照すると、この装置の位相修正回路が、
発振器12に影響を与えることなく、発振器10を発振器12
と同期させる能力を有することは明らかである。このこ
とは、もし発振器12が「マスタ」発振器として動作する
のであれば、発振器10を発振器12と同期させる動作が、
マスタ発振器の動作に影響を与えない、ということを意
味する。また、これは、任意の数の「スレーブ」を１つ
の「マスタ」に同期させることが可能であることも意味
している。かくて、第１図の装置が遂行する位相補償機
能は、通常は通信処理タスク又はデータ処理タスクに関
連するのであるが、今やこの機能は、処理制御タスクへ
移されることになる。第１図の装置は、ディジタル構成
要素から形成されているので、この装置は、これが制御
する論理回路の残りの部分とともに、同じ集積回路チッ
プ上に完全に集積化することができる。
スレーブ及びマスタ論理回路用のものとして、発振器10
及び12のような独立の水晶制御発振器を仮定する。更
に、発振器10と12の間の周波数の差が、小さいものと仮
定する。当業者には明らかなように、水晶制御発振器
は、バラクタ・ダイオードや他の類似構成要素を使用す
る、可変キヤパシタンス同調を通して、周波数を僅かに
シフトさせることができる。しかしながら、このような
場合には、「全てをディジタルで」という本発明の目的
は、達成されないのである。その代り、本発明では、ス
レーブ論理回路へ位相ロツク信号REF2が供給されている
としても、スレーブ発振器10は、マスタ発振器12に関し
てドリフトすることが許容されている。殆どの場合、基
準信号REF1及びREF2の周波数は、これらの信号を伝播さ
せる困難性を減少させるために、それぞれの発振器の周
波数の整数分の１（例えば1/16）に等しいことが望まし
い。
E5.マスタ／スレーブ構成の変形（第８図） 第１図は、スレーブ発振器10をマスタ発振器12と同期さ
せる構成を示している。これに対し、第８図は、マスタ
／スレーブ構成の他の変形例を示す。第８図において、
構成要素10、12、13、14、16、18、20及び45は、同じ参
照番号を付された第１図の構成要素と同等の機能を有す
る。しかしながら、第８図の可変遅延線回路20は半数の
遅延素子を有するに過ぎず、しかもCLK1の１周期よりも
僅かに長い総合遅延を与えている。シフト・レジスタ16
は、依然として、ローカル位相比較装置14が発生する
「制御」信号に従って、左又は右シフトすることができ
る。しかしながら、このシフト・レジスタ16は、第１図
のシフト・レジスタ16の半分のメモリ素子を有するに過
ぎず、更に最左端（RL）又は最右端（RR）のメモリ素子
へリセットすることができる。また、第８図の構成は、
２つの位相比較装置82及び84を含み、その各々は、修正
されたクロック信号CLK1Cの位相を、CLK1の基準位相と
それぞれ比較する。位相比較装置82は、CLK1Cの現に選
択された位相を、シフトされていないCLK1の位相と比較
し、かくてクロックの修正されたバージョンをそのゼロ
位相表示と比較する。かくて、遅延トークン信号をシフ
ト・レジスタ16中で右シフトしてCLK1へ遅延を追加する
間に、シフト・レジスタ16は最左端の位置へリセットさ
れ、（CLK1CがCLK1と同相になるように）CLK1に最小の
位相遅延を挿入する。同様に、位相比較装置84は、現に
遅延された波形を、最大限に遅延された波形と比較し、
前者の位相が後者と等しくなるときに、シフト・レジス
タ16を最右端のメモリ素子へリセットする。かくて、CL
K1が発振器12からのマスタ・クロックよりも遅れている
場合、シフト・レジスタ16中の遅延トークン信号を左シ
フトすることによって、CLK1Cから遅延がインクリメン
タルに除去される。この手順が再開されるのは、CLK1C
の位相が最大限にシフトされたロック波形の位相と等し
くなり、これに応じて、シフト・レジスタ16が最右端の
メモリ素子へリセットされる場合である。
E6.位相修正回路（第９図） 第９図に示す位相修正回路は、構成要素14、16、18及び
20から成り、これらの構成要素は、同じ参照番号を付さ
れた第１図の構成要素に対応する。但し、第９図のロー
カル位相比較装置14は、単一方向のみにおける位相差を
測定し、そしてシフト・レジスタ16は、かかる単一方向
にシフトするようになっている。修正された波形CLK1C
は、信号線90を通してリング・カウンタ92へ供給され
る。リング・カウンタ92は、ローカル位相比較装置14の
基準信号を得るのに必要な1/Nの分周を行う。第９図で
は、スレーブ集積回路89が遂行する複数のディジタル機
能を同期させるために、マスタ集積回路91からスレーブ
集積回路89へ単一のクロックが分配されるものと仮定さ
れている。従って、スレーブ集積回路89には、独立の発
振器からのクロック信号が供給されることはない。その
代りに、CLK1が分配クロックとして供給される。このク
ロックCLK1の発生源は、CLK0を供給する発振器94であ
り、当該クロックCLK0をマスタ集積回路91が受け取っ
て、これを1/N分周器95によって分周する。分周された
クロックは、基準クロックREF0を供給するドライバ97を
通して受信装置101へ送られ、次にローカル位相比較装
置14でREF1と比較される。他方、分周されていないクロ
ックは、ドライバ98及びスレーブ集積回路89の受信装置
100を通して受け取られる。CLK1と表記されている受信
装置100のクロック出力は、スレーブ集積回路89上の全
ての機能のためのクロック源波形として作用する。CLK1
の位相を修正したバージョンであるCLK1Cは、リング・
カウンタ92を通してＮで除算された後、通常のクロック
分配パワー・ツリー103を通して、スレーブ集積回路89
上の他の論理機能へ分配される。パワー・ツリー103を
通して分配される一のクロックは、REF1としてローカル
位相比較装置14へ帰還される。第９図に示す本発明の実
施例は、89のような複数のスレーブ集積回路へ分配され
るマスタ・クロックのスキューを補償することができ
る。例えば、論理アセンブリが多数の集積回路チップか
ら構成されていて、しかもこれらの集積回路チップが当
該チップ上の論理のスイツチ速度に近い速度で同期して
動作しなければならない場合に、複数のスレーブ集積回
路チップへCLK0を分配するようにすると、かかる論理ア
センブリ全体が影響を受けることになる。２万乃至４万
個のセルを保持する集積回路チップが、その全ての回路
負荷を十分に駆動するためには、クロック信号について
４乃至６レベルの電力再供給を必要とする。このような
電力再供給の各レベルは、伝播されるクロック信号中に
或る量の遅延を追加する。回路間ドライバや受信装置
も、この遅延に寄与する。１つの位置（マスタ集積回路
チップ91）で一のクロック信号を発生し且つこれを必要
に応じてスレーブ集積回路チップを通して分配するとい
う通常の手順は、回路経路を通しての総合的な遅延やチ
ップ間のトラツキング技術の精度に起因して、クロック
信号中に回路間又はチップ間スキューを導入する。チッ
プ間スキューは、最悪状況の伝播遅延の1/2又はそれ以
上に悪くなることがある。第９図の実施例では、単一の
基準発振器94が、CLK0の形式で、論理回路の動作に必要
な周波数精度を与える。これより低い周波数の基準信号
REF0は、マスタ集積回路チップ91上で発生され、CLK0と
ともに全てのスレーブ集積回路チップへ分配される。89
のような各スレーブ集積回路チップは、前述の調整可能
な遅延を与えて、当該集積回路チップのクロック（CL
K1）を、分配されたクロック（CLK0）と整列させる。最
初の段階では、リング・カウンタ92は不活性であり、シ
フト・レジスタ16は最小の遅延へセットされている。リ
ング・カウンタ92は、基準信号REF0の到着とともに活性
化されて、その後は自由に走行可能となり、次いで電力
を再供給されたクロック信号CLK1Cによってステップさ
れる。サイクルの終りから離れた点でリング・カウンタ
92を開始させると、ローカル位相REF1が、最初は、常に
基準位相REF0より進んでいることを保証することができ
る。基準位相REF0及びローカル位相REF1の後縁部を比較
する間、両者の一致が生ずるまで、一度に１単位の遅延
を追加することができる。一旦この整列が達成される
と、分配されたクロック（CLK0）の周波数が、温度又は
電源のような動作条件の変化によって影響を受けない限
り、如何なるアクションも取る必要はない。第９図に示
す構成から得られる利点は、多岐にわたっている。第１
に、集積回路チップ上の論理が動作している間は、能動
的な位相補償を行う必要はないから、シフト・レジスタ
16を（第１図のシフト同期装置26を設けずに）簡単な２
進カウンタから構成することができる。第２に、位相修
正動作は、限られた範囲の位相エラーについて常に１方
向から行われるから、ローカル位相比較装置14を、極性
保持ラッチのような簡単な回路とすることができる。第
３に、多数のスレーブ集積回路チップを基準のREF0に同
期化させることができるから、任意の数の集積回路チッ
プを同期を取りつつ互いに動作させることが可能にな
る。第４に、１つの集積回路チップの位相修正回路が故
障しても、他のスレーブ集積回路チップ攬乱を生じな
い。最後に、各集積回路チップ上の位相平衡状態を連続
的にモニタすることにより、故障した集積回路チップに
おける故障の分離が可能となって、エラーの可視性を改
善することができる。
E7.1対の論理システムの同期化（第10図） 第10図には、第１図に示した本発明の原理を具体化する
ため、１対の自律性ディジタル・システム110及び120の
それぞれの動作を、発振器111及び121からのクロックに
よって制御及び同期化させるようにした、実施例が示さ
れている。産業界の趨勢に基づいて、複式システム構成
の使用をサポートするように、２つの独立したクロック
源を同期化させる必要性が増大している。このような構
成が望まれるのは、これが組込み式の冗長性を与え、従
って高い水準の可用性及び信頼性を与える、という点に
ある。更に、このような２つのシステム間で通信を行う
必要がある場合は、性能を最大化し且つハードウエアの
複雑性及びそのコストを減少させるために、同期化され
たクロックを使用することが有利である。従来、このよ
うなシステムの同期は、単一のクロックを両方のシステ
ムへ分配させることによって達成されていた。この方法
は、同期化を達成することを可能にするが、構成中に単
一の故障点を導入するという理由で、厄介な解決方法で
ある。各システムにそれぞれ独立の発振器を設けるとと
もに、これらの発振器を同期化させるのに本発明の方法
を使用すると、性能、可能性及び信頼性を最大化すると
いう目標を達成することができる。更に、前述の原理を
使用すると、アナログ回路でなくてディジタル回路を利
用して同期化を実現することができるので、テスト手順
がそれほど高価にならないという利点が得られる。当該
技術分野では周知のように、一般的でないテスト装置を
使用する場合、アナログ設計は、手動的に生成されたテ
スト・パターンを必要とするのが普通である。これらの
ファクタは、テスト時間の増大や製造コストの上昇とな
って現れてくる。しかしながら、ディジタル形式の実現
形態は、構造的な設計技法を利用することを可能とし、
その結果、高度なテスト範囲が得られるだけでなく、自
動化されたテスト・パターン生成を使用することも容易
となる。更に、システム全体の関連する機能をテストす
るのに使用されたものと同じ論理テスト装置を使用し
て、ディジタル構成要素のテストを遂行することができ
る。
従って、第10図の実施例は、２つの自律性ディジタル・
システム110及び120を仮定しており、その各システム
は、本発明に従ったディジタル位相補償回路を包含して
いる。第10図のシステム110に設けられた遅延選択論理
回路は、第１図に関連して説明したものと同等の、シフ
ト・レジスタ16、選択装置18、可変遅延線回路20、ロー
カル位相比較装置14及びリセット位相比較装置22を含ん
でいる。構成要素14、16、18、20及び22は、前述のよう
に相互接続されているが、ローカル位相比較装置14及び
リセット位相比較装置22は、分周されていないクロック
信号の位相を比較しているという点で、前述のものとは
異なっている。システム120の構成はシステム110のそれ
と同等であるが、区別を容易にするため、前者の各構成
要素は、アポストロフイを付した参照番号で示されてい
る。
システム110及び120の各々は、補償されていないクロッ
ク波形と補償されたクロック波形について直接的に行わ
れる測定に応答して、位相補償を行っている。更に、両
システムは、補償されたクロック波形を交換して基準信
号（REF1及びREF2）を供給しており、かかる基準信号に
対してローカルの補償されたクロック波形が比較され
る。かくて、例えば、システム110のローカル位相比較
装置14は、ローカルの修正されたクロックCLK1Cの位相
を、システム120の修正されたクロックCLK2Cの位相と比
較する。かくて、各システム中の位相補償は、ローカル
位相比較装置14及び14′が検出した２つの補償されたク
ロック波形間の位相差に応答して行われるのである。そ
れぞれのケースにおいて、遅延選択論理回路中のシフト
・レジスタがリセットされるのは、ローカル的に発生さ
れたクロック波形とローカル的に修正されたクロック波
形が同相になる場合である。第１図と同じように、遅延
選択論理回路16、18及び16′、18′は、発振器101及び1
11の経路中にそれぞれ可変の遅延を導入する。可変遅延
線回路20及び20′のゲーティングは、遅延選択論理回路
中のシフト・レジスタ16、16′がこれを制御する。各シ
フト・レジスタ16又は16′における遅延トークン信号の
各１ビツト・シフトは、発振器111又は121の経路へ追加
の遅延単位を導入する。この補償回路の動作に関する唯
一の制限は、シフト・レジスタ16、16′を通してのシフ
ティングが右方向に制限されていて、これにより各回路
が進みの修正に制限される、という点にある。これが除
去する不安定さとは、例えばローカル的に補償されたク
ロック波形CLK1Cがシステム120によって発生される補償
波形より進んでいることを、システム110が感知する一
方、システム120が反対のことを感知したときに生ぜら
れるようなものである。この場合、両システムは、同じ
位相不整列を独立的に補償しようと試み、このため、か
えって発振の可能性を導くことになろう。各システムが
予じめ定められた１つの方向だけで修正するように制限
すると、かかる不安定さを除去することができる。例え
ば、CLK1CがCLK2Cより進んでいる場合には、システム11
0の補償回路は、CLK1Cへ遅延を追加して、２つの波形を
位相整列させるが、この間、システム120は何も行わな
い。このように遅延を追加すると、２つのクロック波形
が整列されるようになる。第10図において、機能的クロ
ッキングのためにそれぞれのシステム内で分配されるの
は、修正されたクロック（CLK1C及びCLK2C）である。
F.発明の効果 本発明によれば、略同じ周波数を有する１対のクロック
信号間のドリフトを補償するに当たり、見かけ上無限の
位相修正量を与えるディジタル位相修正回路を通して、
クロック信号の一方を他方と整列させることができる。
また、本発明によれば、リセット機能を備え且つ修正す
べきクロック信号について連続的に動作する遅延選択ル
ープを通して、遅延量を選択するディジタル回路を提供
することができる。
【図面の簡単な説明】
第１図は本発明の装置の基本構成を示す概略図、 第２図は本発明に従ったディジタル補償の概念を示す波
形図、 第３図は連続的な巡回シーケンスに従って修正されたク
ロック波形における遅延のインクリメント動作を示す波
形図、 第４図は第１図のパルス発生装置のブロック図、 第５図は第１図のシフト同期装置のブロック図、 第６図は第４図のパルス発生装置の動作を示す波形図、 第７図は第５図のシフト同期装置の動作を示す波形図、 第８図はマスタ及びスレーブ論理回路の動作を同期化す
るための本発明の特定の実施例を示すブロック図、 第９図は１対の集積回路チップのチップ間機能を同期化
するための本発明の用途を示すブロック図、 第10図は１対のシステムの動作を同期化するための本発
明の用途を示すブロック図である。 10、12……発振器 13、45……分周器 14……ローカル位相比較装置 16……シフト・レジスタ 18……選択装置 20……可変遅延線回路 22……リセット位相比較装置 24a、24b……パルス発生装置 26……シフト同期装置 40……遅延素子 42、43、46……遅延素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジルベツト・ルース・ウツドマン、ジユニ ア アメリカ合衆国カリフオルニア州サン・ホ セ、ブレンダ・アヴエニユー5351番地

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】周波数f1を有する第１のクロック信号CLK1
    の位相と前記周波数f1と略等しい周波数f2を有する第２
    のクロック信号CLK2の位相を整列させるためのディジタ
    ル位相ロック・ループであって、 （ａ）前記第２のクロック信号CLK2の位相と前記第１の
    クロック信号CLK1の修正されたクロック信号であるCLK
    1Cの位相とを比較し、当該比較の結果に基づいて遅延制
    御信号を発生するためのディジタル・ローカル位相比較
    手段と、 （ｂ）前記ディジタル・ローカル位相比較手段へ接続さ
    れ、一連の前記遅延制御信号に応答してこれらに対応す
    る複数の遅延信号を順次に発生するためのディジタル選
    択手段と、 （ｃ）前記ディジタル選択手段へ接続され、前記第１の
    クロック信号CLK1を受け取り、前記複数の遅延信号が決
    定する時間量だけ当該クロック信号CLK1を遅延させるこ
    とによって、前記修正されたクロック信号CLK1Cを発生
    するためのディジタル可変遅延手段と、 （ｄ）前記ディジタル可変遅延手段によって発生された
    前記修正されたクロック信号CLK1Cの位相を前記第１の
    クロック信号CLK1の基準位相信号と比較し、当該修正さ
    れたクロック信号CLK1Cの位相と当該基準位相信号が実
    質的に等しくなるときにリセット信号を発生するための
    ディジタル・リセット位相比較手段とを備え、 前記ディジタル選択手段は、前記ディジタル・リセット
    位相比較手段へ接続されていて、前記リセット信号に応
    答して、前記第１のクロック信号CLK1の遅延時間量を予
    定の量へ調整するための前記遅延信号を発生するように
    した、ディジタル位相ロック・ループ。
  2. 【請求項２】周波数f1を有する第１のクロック信号CLK1
    を発生する第１の発振器と、前記周波数f1と略等しい周
    波数f2を有する第２のクロック信号CLK2を発生する第２
    の発振器とを含み、前記第１のクロック信号CLK1を前記
    第２のクロック信号CLK2と同期させるためのディジタル
    ・システムにおいて、 マスタ・ユニットと、 前記マスタ・ユニット内に設けられ、前記第２のクロッ
    ク信号CLK2を受け取って、周波数fr2＝f2/N（但し、Ｎ
    は１より大きい正の整数）を有する第２の位相基準信号
    REF2を発生する基準クロック源と、 前記マスタ・ユニットとは別個のスレーブ・ユニット
    と、 前記スレーブ・ユニット内に設けられ、前記第２のクロ
    ック信号CLK1を受け取って、周波数fr1＝f1/Nを有する
    第１の位相基準信号REF1を発生する基準信号源と、 前記スレーブ・ユニット内に設けられたディジタル位相
    ロック・ループとを備え、 前記ディジタル位相ロック・ループは、 （ａ）前記第２の位相基準信号REF2の位相と前記第１の
    位相基準信号REF1の位相とを比較し、当該比較の結果に
    基づいて遅延制御信号を発生するためのディジタル・ロ
    ーカル位相比較手段と、 （ｂ）前記ディジタル・ローカル位相比較手段へ接続さ
    れ、一連の前記遅延制御信号に応答してこれらに対応す
    る複数の遅延信号を順次に発生するためのディジタル選
    択手段と、 （ｃ）前記ディジタル選択手段へ接続され、前記第１の
    クロック信号CLK1を受け取って、前記複数の遅延信号が
    決定する時間量だけ当該クロック信号CLK1を遅延させる
    ことによって、前記修正されたクロック信号CLK1Cを発
    生するとともに、前記第１のクロック信号CLK1を予定の
    時間量だけ遅延させることによってリセット基準信号CL
    K1CNTを発生するためのディジタル可変遅延手段と、 （ｄ）前記ディジタル可変遅延手段によって発生された
    前記修正されたクロック信号CLK1Cの位相を前記ディジ
    タル可変遅延手段によって発生された前記リセット基準
    信号CLK1CNTの位相と比較し、当該修正されたクロック
    信号CLK1Cの位相と当該リセット基準信号CLK1CNTの位相
    が実質的に等しくなるときにリセット信号を発生するた
    めのディジタル・リセット位相比較手段とを含み、 前記ディジタル選択手段は、前記ディジタル・リセット
    位相比較手段へ接続されていて、前記リセット信号に応
    答して、前記第１のクロック信号CLK1の遅延時間量を予
    定の量へ調整するための前記遅延信号を発生するように
    した、ディジタル・システム。
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