JPH02306738A

JPH02306738A - 双方向通信ラインのバッファ装置

Info

Publication number: JPH02306738A
Application number: JP1126790A
Authority: JP
Inventors: Minoru Motohashi; 本橋　実; Akira Hayama; 端山　朗; Yoichi Yamazaki; 洋一山崎
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1989-05-22
Filing date: 1989-05-22
Publication date: 1990-12-20
Anticipated expiration: 2010-08-23
Also published as: US5132987A; JPH0779336B2; EP0400824A2; EP0400824A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、機器を接続する双方向通信ラインに設ける
双方向通信ラインのバッファ装置に関するものである。

〔従来の技術〕

第８図は従来の機器を接続する双方向通信ラインを示す
ブロック図である。

第８図において、１は第１の機器に設けられている第１
の制御部、２は第２の機器に設けられている第２の制御
部を示し、この第１．第２の制御部１．２は複数の双方
向通信ライン、例えばシリアルクロックライン３１　　
？データライン３□　、リセットライン３１．・・・な
どで接続されている。

次に、動作について説明する。

第１の制御部１から第２の制御部２にデータを伝送する
場合、第１の制御部１がシリアルクロックライン３１　
、データライン３．にそれぞれシリアルクロック、デー
タを送出すると、第２の制御１１部２はシリアルクロッ
クライン３．で受信したシリアルクロックに基づいてデ
ータライン３□で受信したデータの状態を識別し、第１
の制御部１から送信されたデータを受信する。

そして、例えばデータの最後に挿入されている伝送終了
データを受信することにより、第１の制御部１からのデ
ータの受信を終了する。

なお、第２の制御部２から第１の制御部１にデータを伝
送する場合も、同様に行なわれる。

〔発明が解決しようとする課題〕

従来の機器は、上述したように、ｌ系統の複数のライン
３＋　　ｓＬ　　ｙ３ｓ　　ｔ・・・で接続されている
ので、システムが小さい場合は、例えば第８図に示すよ
うに、制御部の数が少ないため、データを送信する制御
部とデータを受信する制御部の各ライン３．，３□　、
３３　、・・・のトータルは短くなるため、伝送するパ
ルス波形がなまらず、データを正確に伝送することがで
きる。

しかし、システムが太き（なるにつれて制御部の数が多
くなるので、各制御部を接続する各ライン３Ｉ　、３□
　、３１．・・・の長さは同じでも、データを送信する
制御部とデータを受信する制御部の各ライン３＋　　＊
３ｔ　　ＩＬ　　？・・・のトータルは長くなるため、
伝送するパルス波形がなまってくる。

そして、伝送するパルス波形のなまりがひどくなると、
データの伝送（通信）エラーが発生するという不都合が
あった。

そこで、それぞれの制御部を接続する各ライン３１．３
□　、３１．・・・の中間に、パルス波形を増幅するバ
ッファ装置を挿入することが考えられるが、各ライン３
１．３□　、３３．・・・は双方向通信ラインであるた
め、データの通信方向を判別してバッファ装置を駆動さ
せなければならなので、バッファ装置を通信方向に応じ
て駆動させる構成が複雑になるという不都合があった。

この発明は、上記したような不都合を解消するためにな
されたもので、双方向通信ラインが長くてもデータ伝送
が確実にできるとともに、データ長に影響されることな
く双方向通信ラインのどこにでも挿入でき、多くの制御
部を接続してシステムアップを図ることのできる双方向
通信ラインのバッファ装置を提供するものである。

〔課題を解決するための手段〕

この発明にかかる双方向通信ラインのバッファ装置は、
双方向データラインのデータの通信方向を判別する通信
方向判別手段と、データの長さを判別するデータ長判別
手段と、通信方向判別手段が出力する通信方向出力に基
づいた通信方向が導通した後、データ長判別手段が出力
するデータ終了出力に基づいて非導通となる双方向デー
タラインに設けられている双方向バッファ回路で構成し
たものである。

また、この発明の他の発明にかかる双方向通信ラインの
バッファ装置は、双方向クロックラインのクロックの通
信方向を判別する通信方向判別手段と、クロックの個数
から所定のデータ長を判別するデータ長判別手段と、通
信方向判別手段が出力する通信方向出力に基づいた通信
方向が導通した後、データ長判別手段が出力するデータ
終了出力に基づいて非導通となる双方向クロックライン
。

双方向データラインに設けられている双方向バッファ回
路で構成したものである。

〔作　用〕

この発明の双方向通信ラインのバッファ装置における双
方向バッファ回路は、通信方向判別手段で判別した通信
方向出力に基づいた通信方向のみが導通した後、データ
長判別手段が出力するデータ長終了出力に基づいて非導
通となる。

〔実施例〕

以下、この発明の実施例を図に基づいて説明する。

第１図はこの発明の一実施例による同期式の双方向通信
ラインのバッファ装置の構成を示すブロック図である。

第１図において、１１は双方向通信ラインとしてのシリ
アルクロックラインを示し、図示を省略した第１の機器
の制御部に、図示を省略したシリアルクロックラインを
介して第１の端子１１１が接続され、第２の機器の制御
部に、図示を省略したシリアルクロックラインを介して
第２の端子１１ｚが接続される。

１２は双方向通信ラインとしてのデータラインを示し、
図示を省略した第１の機器の制御部に、図示を省略した
データラインを介して第１の端子１２、が接続され、第
２の機器の制御部に、図示を省略したデータラインを介
して第２の端子１２□が接続される。

１３は第１．第２の端子１１．．１１□からシリアルク
ロックライン１１に供給されるシリアルクロックの通信
方向を判別する通信方向判別回路を示し、第１の端子１
１．にシリアルクロックが供給されるのを判別する第１
の通信方向判別回路１３Ａと、第２の端子１１ｇにシリ
アルクロックが供給されるのを判別する第２の通信方向
判別回路１３Ｂで構成されている。

そして、第１の通信方向判別回路１３Ａは、第１の端子
１１．に供給されるシリアルクロックを反転するインバ
ータ回路１３ａ、と、このインバータ回路１３ａ１の出
力を入力とするとともに、第２の通信方向判別回路１３
Ｂを構成するＲＳフリフブフロップ回路１３ｂ３の出力
口を人力とするＮＡＮＤ回路１３ａ２と、このＮＡＮＤ
回路１３ａ、の出力を入力Ｓとし、第２の通信方向判別
回路１３Ｂを構成するＲＳフリフブフロップ回路１３ｂ
ｚの出力ζおよび後述するデータ長判別回路１４を構成
するＮＯＲ回路１４ａの出力をそれぞれ人力ＲとするＲ
Ｓフリ・ツブフロップ回路１３ａ、で構成されている。

なお、第２の通信方向判別回路１３Ｂも同様な構成とさ
れている。

１４はデータ長判別回路を示し、シリアルクロックライ
ン１１に供給されるシリアルクロックを増幅するバッフ
ァ回路１４．と、第１．第２の通信方向判別回路１３Ａ
、１３Ｂを構成するＲＳフリップフロップ回路１３ａｚ
　　、１３ｂｓの出力ζをそれぞれ入力とするＩ　ＮＶ
−ＯＲ回路１４．と、このＩ　ＮＶ−ＯＲ回路１４□の
出力を反転するインバータ回路１４．と、バッファ回路
１４．の出力を入力ＣＫとし、インバータ回路１４．の
出力を入力ＣＬとするとともに、８個のシリアルクロッ
クパルスをカウントすると、ハイ状態のパルスを出力Ｑ
、とじて出力とする４ビフトカウンタ１４４と、この４
ビットカウンタ１４．の出力Ｑ４　。

インバータ回路１４５の出力および後述する保護回路１
５を構成するＩＮＶ−ＡＮＤ回路１５４の出力をそれぞ
れ入力とするＮＯＲ回路１４ｂで構成されている。

そして、インバータ回路１４．には、電源投入時に第１
．第２の通信方向判別回路１３Ａ、１３Ｂを構成するＲ
Ｓフリップフロフブ回路１３ａ３　。

１３ｂ、を初期リセットするためのリセット信号が抵抗
Ｒ１、コンデンサＣ８の直列回路から供給される。

１５は保護回路を示し、データ長判別回路１４を構成す
るＩＮＶ−ＯＲ回路１４□の出力を入力Ａとするモノマ
ルチバイブレータ１５．と、このモノマルチパイプレー
ク１５１の出力Ｑを入力とするインバータ回路１５□と
、このインバータ回路１５□に接続されている積分回路
１５３と、この積分回路１５３の出力およびモノマルチ
バイブレータ１５１の出力Ｑを入力とするＩＮＶ−ＡＮ
Ｄ回路１５４で構成されている。

そして、モノマルチバイブレーク１５１には時定数を決
定する抵抗Ｒ２、コンデンサＣ２が接続されている。

１６はシリアルクロックライン１１に挿入されている双
方向バッファ回路を示し、第１の端子１１１に供給され
るシリアルクロックパルスを、第１の通信方向判別回路
１３Ａを構成するＲＳフリップフロップ回路１３ａ、の
出力Ｑに基づいて増幅する第１のスリースティトバッフ
ァ回路１６゜と、第２の端子ＩＬに供給されるシリアル
クロックパルスを、第２の通信方向判別回路１３Ｂを構
成するＲＳフリップフロップ回路１３ｂ、の出力Ｑに基
づいて増幅する第２のスリースティトバッファ回路１６
ｚで構成されている。

１７はデータライン１２に挿入されている双方向バッフ
ァ回路を示し、第１の端子１２．に供給されるデータを
、第１の通信方向判別回路１３Ａを構成するＲＳフリッ
プフロップ回路１３ａ３の出力Ｑに基づいて゛増幅する
第１のスリースティトバッファ回路１７．と、第２の端
子１２！に供給されるデータを、第２の通信方向判別回
路１３Ｂを構成するＲＳフリップフロップ回路１３ｂｓ
の出力Ｑに基づいて増幅する第２のスリースティトバッ
ファ回路１７！で構成されている。

第２図（ａ）〜（Ｃ）は動作を説明するための波形図で
あり、第２図（ａ）はシリアルクロックライン１１の第
１．第２の端子１１＋、１１□に供給されるシリアルク
ロックパルスＳＣＫを示し、第２図（ｂ）はＲＳフリッ
プフロップ回路１３ａ：＋ｔ１３ｂｚの出力頁を示し、
第２図（Ｃ）は４ビツトカウンタ１４４の出力Ｑ４を示
す。

次に、動作について説明する。

まず、初期状態では、第１．第２の端子１１１　。

１１ｇに、第２図（ａ）に示すように、ハイ状態のシリ
アルクロックパルスＳＣＫが供給され、抵抗Ｒ１。

コンデンサＣ１の直列回路からリセット信号がインバー
タ回路１４．に供給され、ＲＳフリフプフロソプ回路１
３ａｓ、１３ｂ３はリセットされているので、ＲＳフリ
ップフロップ回路１３ａ、。

ｉ３ｂ、の出力Ｑはロー状態、ＲＳフリップフロップ回
路１３ａｓ、１３ｂ３の出力ζは、第２図（ｂｌに示す
ように、ハイ状態となっており、４ビツトカウンタ１４
４の出力Ｑ４は、第２図（Ｃ）に示すように、ロー状態
となっている。

したがって、第１のスリースティトバッファ回路１６１
，１７１および第２のスリースティトバッファ回路１６
ｇ、１７ｔはフローティング状態である。

この状態で、第１の端子１１．に、第２図（ａ）に示す
状態のシリアルクロックパルスＳＣＫが供給され、シリ
アルクロックパルスＳＣＫがロー状態に変化すると、イ
ンバータ回路１３ａｌの出力はハイ状態に変化するので
、ＮＡＮＤ回路１３ａｔの出力はロー状態に変化する。

このようにＮＡＮＤ回路１３ａ２の出力が変化すると、
ＲＳフリップフロップ回路１３ａｓの出力Ｑはロー状態
からハイ状態に変化し、出力頁は、第２図（ｂ）に示す
ように、ハイ状態からロー状態に変化するので、第１の
スリースティトバッファ回路１６．．１７．は動作状態
となり、第１の端子１１１．１２１　に供給されるシリ
アルクロックパルスＳＣＫ、データは第１のスリーステ
ィトバッファ回路１６．．１７．で増幅されて第２の端
子１１□　、１２□に供給される。

また、ＩＮＶ−ＯＲ回路１４ｔの出力がロー状態からハ
イ状態に変化し、インバータ回路１４３の出力がハイ状
態からロー状態に変化するので、４ビツトカウンタ１４
４はクリアが解除され、第１の端子１１．に供給された
シリアルクロックパルスＳＣＫはバッファ回路１４．で
増幅されて４ビツトカウンタ１４４に供給され、カウン
トされる。

なお、上述した状態で、シリアルクロックパルスＳＣＫ
がロー状態からハイ状態に変化すると、ＮＡＮＤ回路ｔ
３ａｚの出力は変化するが、ＲＳフリップフロップ回路
１３ａｓの出力Ｑ、Ｑは保持されるとともに、ＮＡＮＤ
回路１３ｂ２の出力は保持される。

したがって、第２の端子１１□にシリアルクロックパル
スＳＣＫが供給されても、第２のスリースティトバッフ
ァ回路１６□　、１７□はフローティング状態を保持し
、第１スリースティトバッファ回路１６．．１７．は動
作状態を保持する。

そして、４ビツトカウンタ１４４が８個のシリアルクロ
ックパルスＳＣＫをカウントすると、４ビットカウンタ
１４．の出力Ｑ４は、第２図（Ｃ１に示すように、変化
するので、ＲＳクリップフロップ回路１３ａ、はりセッ
トされて初期状態となるため、ＲＳフリップフロップ回
路１３ａ３の出力Ｑはハイ状態からロー状態に変化し、
出力頁は、第２図（ｂ）に示すように、ロー状態からハ
イ状態に変化する。

したがって、第１のスリースティトバッファ回路１６．
，１７．はフローティング状態となる。

このように各部が動作している途中で第１の端子１１．
にシリアルクロックパルスＳＣＫが供給されなくなると
、保護回路１５を構成するモノマルチバイブレータ１５
．に接続されている抵抗Ｒ２゜コンデンサＣ１で決定さ
れる時定数（１データを伝送する時間よりも長く、１デ
ータの伝送を開始してから次のデータの伝送が開始され
る時間よりも短い時間）で第１のスリースティトバッフ
ァ回路１６．．１７．は強制的にリセットされ、フロー
ティング状態となる。

したがって、データを伝送している途中で、何らかの原
因で１ワードを構成するビット数の正規のデータが送ら
れてこなかったとき、各部を初期状態にリセットできる
。

上述したように、この実施例によれば、長い双方向通信
ラインに双方向通信ラインのバッファ装置を挿入するこ
とにより、通信データの波形整形およびドライブ能力の
アンプが図れ、確実な通信が可能になる。

そして、双方向通信ラインの任意の位置に単独で設置で
きる。

さらに、■ワードを構成する最小ビット数毎に通信方向
を判別するため、通信プロトコルの影響を受けない。

また、複数の双方向通信ラインの通信方向からなるシス
テムであっても、それらのうちのどれか１つのラインの
通信方向を判別することにより、他の双方向通信ライン
も制御できるので、他の双方向通信ラインには双方向バ
ッファ回路のみを設ければよい。

第３図はこの発明の他の実施例による同期式の双方向通
信ラインのバッファ装置の構成を示すブロック図である
。

第３図において、第１図と同一または相当部分には同一
符号を付して説明を省略する。

２１は通信方向とデータ長を判別する判別回路を示し、
第１の判別回路２１Ａと、第２の判別回路２１Ｂで構成
されている。

そして、第１の判別回路２１Ａは第１の端子１１、に供
給されるシリアルクロックパルスを反転するインバータ
回路２１ａ、と、このインバータ回路２１ａ、の出力を
入力Ａとし、第２の判別回路２１Ｂを構成するモノマル
チバイブレーク２１ｂ２の出力ζを入力■とするモノマ
ルチバイブレーク２１３ｔで構成され、モノマルチバイ
ブレーク２１ａ２の出力Ｑが双方向バッファ回路１６゜
１７を構成する第１のバッファ回路ｔ６．，１７゜に供
給されている。

なお、第２の判別回路２１Ｂも同様な構成とされている
。

そして、モノマルチバイブレーク２１ａｚ−２１ｂｚに
は時定数を決定する抵抗Ｒ，コンデンサＣが接続されて
いる。

さらに、モノマルチバイブレータ２１ａｚ　　、２１ｂ
ｚは、一度トリガされると、時定数（設定時間）だけ出
力を反転させるトリガタイプと、設定時間内に再度トリ
ガされると、設定時間をリセットするリトリガタイブと
がある。

第４図（ａ）　、　（ｂ）は、モノマルチバイブレーク
２１ａｚ２１ｂよがトリガタイプの場合の動作を説明す
るための波形図であり、第４図＋８）はシリアルクロッ
クライン１１の第１．第２の端子１１．。

１１□に供給されるシリアルクロックパルスＳＣＫを示
し、第４図（ｂｌはモノマルチバイブＣ−夕２１ａｔ　
、２１ｂｚの出力Ｑを示す。

次に、動作について説明する。

まず、初期状態では、第１．第２の端子１１．。

１１アに、第４図（ａ）に示すように、ハイ状態のシリ
アルクロックパルスＳＣＫが供給されているので、モノ
マルチバイブレータ２１ａｚｔ２１ｂｚの出力Ｑは、第
４図（ｂ）に示すように、ロー状態、出力頁はハイ状態
となっている。

したがって、第１のスリースティトバッファ回路１６．
，１７．および第２のスリーステイトバッファ回路１６
□　、１７ｚはフローティング状態である。

この状態で、第１の端子１１．に、第４図（ａ）に示す
状態のシリアルクロックパルスＳＣＫが供給され、シリ
アルクロックパルスＳＣＫがロー状Ｇに変化すると、イ
ンバータ回路２１ａ＋の出力はハイ状態に変化するので
、モノマルチバイブレーク２１ａｔの出力Ｑは、第４図
（ｂ）に示すように、設定時間だけハイ状態に変化する
。

したがって、この設定時間をデータの伝送に要する時間
よりも長く設定することにより、データを伝送すること
ができる。

そして、設定時間の後にモノマルチバイブレーク２１ａ
２の出力がロー状態に変化すると、第１のスリースティ
トバッファ回路１６．．１７．はフローティング状態と
なる。

したがって、先の実施例と同様な効果を得ることができ
る。

第５図＋８）　、　（ｂ）は、モノマルチバイブレータ
２１ａｚ、２１ｂｇがリトリガタイプの場合の動作を説
明するための波形図であり、第５図（ａ）はシリアルク
ロックライン１１の第１．第２の端子１１．。

ｌｉｇに供給されるシリアルクロックパルスＳＣＫを示
し、第５図山）はモノマルチバイブレーク２１ａ、、２
１ｂｚの出力Ｑを示す。

次に、動作について説明する。

まず、初期状態で、第１の端子１１＋に、第５図（ａ）
に示す状態のシリアルクロックパルスＳＣＫが供給され
、シリアルクロックパルスＳＣＫがロー状態に変化する
と、インバータ回路２１ａ、の出力はハイ状態に変化す
るので、モノマルチバイブレータ２１ａ２の出力Ｑは、
第５図山）に示すように、設定時間だけハイ状態に変化
する。

しかし、設定時間を１ビツトのデータを伝送する時間よ
りも長く設定すると、モノマルチバイブレーク２１ａ２
はシリアルクロックパルスＳＣＫによって順次リトリガ
されるので、所定ビットのデータを伝送することができ
る。

そして、シリアルクロックパルスＳＣＫが供給されなく
なった所定時間の後にモノマルチバイブレータ２１　ａ
ｔの出力がロー状態に変化するので、第１のスリーステ
ィトバッファ回路１ｊｌ　、１７Ｉはフローティング状
態となる。

したがって、先の実施例と同様な効果を得ることができ
るとともに、伝送するデータのビット数が任意のものに
も使用できる。

第６図はこの発明のさらに他の実施例による非同期式の
双方向通信ラインのバッファ装置の構成を示すブロック
図である。

第６図において、第１図と同一または相当部分には同一
符号を付して説明を省略する。

３１は第１．第２の端子１２．．１２□からデータライ
ン１２に供給されるデータの通信方向を判別する通信方
向判別回路を示し、第１の端子１２Ｉにデータが供給さ
れるのを判別する第１の通信方向判別回路３１Ａと、第
２の端子１２ｚにデータが供給されるのを判別する第２
の通信方向判別回路３１Ｂで構成されている。

そして、第１の通信方向判別回路３１Ａは、第１の端子
１２１に供給されるデータを反転するインバータ回路３
１ａ＋　と、このインバータ回路３１ａ＋の出力を入力
ＣＫとし、第２の通信方向判別回路３１Ｂを構成するＤ
フリップフロップ回路３１　ｂｔの出力頁を入力りとす
るとともに、第２の通信方向判別回路３１Ｂを構成する
Ｄフリップフロップ回路３１ｂ２の出力頁および後述す
るデータ長判別回路３２を構成するカウンタ３２３の出
力Ｑ、、を入力とするＩＮＶ−ＯＲ回路３１ａ３の出力
を入力ＣＬとするＤフリップフロップ回路３１ａ２で構
成され、Ｄフリップフロップ回路３１ａｇの出力Ｑは双
方向バッファ回路１７を構成する第１のスリースティト
バッファ回路１７１に供給されている。

３２はデータ長判別回路を示し、第１．第２の通信方向
判別回路３１Ａ、３１Ｂを構成するＤフリソプフロフブ
回路３１ａｚ　　、３１ｂｚの出力Ｑを入力とするＮＯ
Ｒ回路３２１と、このＮＯＲ回路３２．の出力を入力Ｃ
Ｌとするクロック発振器３２□と、このクロック発振器
３２□の出力ＣＫを入力ＣＫとするとともに、ＮＯＲ回
路３２．の出力を入力ＣＬとするカウンタ３２．で構成
されている。

第７図（ａｌ〜（Ｃ１は動作を説明するための波形図で
あり、第７図（ａ）はデータライン１２の第１．第２の
端子１２．．１２□に供給されるデータＤＡＴＡを示し
、第７図（ｂ）はＤフリップフロップ回路３１ａｇ、３
１ｂｚの出力Ｑを示し、第７図（Ｃ）ハクロック発振器
３２□が出力するクロックパルスＣＫを示す。

次に、動作について説明する。

まず、初期状態では、第１．第２の端子１２．。

１２ｇに、第７図（ａ）に示すように、ハイ状態のデー
タＤＡＴＡが供給されているので、Ｄフリップフロ７プ
回路３２ａ＝　　、３２ｂｚの出力Ｑは、第７図（ｂ）
に示すように、ロー状態、Ｄフリップフロン１回路３２
ａｚ　　、３２ｂｔの出力口はハイ状態となっており、
データ長判別回路３２のカウンタ３２、の出力Ｑ１がロ
ー状態となっている。

したがって、第１．第２のスリースティトバッファ回路
１７．．１７□はフローティング状態である。

この状態で、第１の端子１２．に、第７図（ａ）に示す
状態のデータＤＡＴＡが供給され、データＤＡＴＡがロ
ー状態になると、インバータ回路３１ａ、の出力はハイ
状態に変化するので、Ｄフリツ・プフロソプ回路３２ａ
ｔの出力Ｑは、第７図（ｂ）に示すように、ハイ状態に
変化し、出力口はロー状態に変化する。

このようにＤフリップフロップ回路３２ａ２の出力Ｑ、
ζが変化すると、第１のスリースティトバッファ回路１
７．は動作状態となり、第１の端子１２．に供給される
データＤＡＴＡは第１のスリースティトバッファ回路１
７１で増幅されて第２の端子１２．に供給される。

また、ＮＯＲ回路３２１の出力がハイ状態からロー状態
に変化するので、クロック発振器３２□　。

カウンタ３２３はクリアが解除されるため、クロック発
振器３２ｇは、第７図ｆｃ）に示すクロックパルスＣＫ
の発振を開始し、カウンタ３２３はクロック発振器３２
□が出力するクロックパルスＣＫをカウントする。

なお、上述した状態で、データライン１２の第２の端子
１２□にデータＤＡＴＡが供給されても、Ｄフリップフ
ロップ回路３１ａ２の出力ζがロー状態となっているの
で、Ｄフリップフロフジ回路３１　ｂｚは初期状態を保
持する。

したがって、第２の端子１２ｚにデータＤＡＴＡが供給
されても、第２のスリースティトバッファ回路１７□は
フローティング状態を保持し、第１スリースティトバッ
ファ回路１７．は動作状態を保持する。

そして、カウンタ３２３が所定のビットに対応するクロ
ックパルスＣＫをカウントすると、カウンタ３２．の出
力Ｑ７が変化するので、Ｄフリップフロン１回路３１３
ｚはリセ・ノドされて初期状態となるため、Ｄフリップ
フロップ回路３１ａｔの出力Ｑは、第７図（ｂ）に示す
ように、ハイ状態からロー状態に変化し、出力頁はロー
状態からハイ状態に変化する。

したがって、第１のスリースティトバッファ回路１７．
はフローティング状態となる。

この実施例によれば、先の実施例と同様な効果を得るこ
とができる。

なお、上記した実施例では、第１の端子１１１　。

１２１にシリアルクロックパルスＳＣＫ、データが供給
される場合についてのみ説明したが、第２の端子１１□
　、１２□にシリアルクロックパルスＳＣＫ、データが
供給される場合も同様な動作となる。

そして、第６図の非同期式の実施例では、ボーレートジ
ェネレータ用のタイマを用いてデータ長判別手段を構成
した例で説明したが、第３図の同期式の実施例のように
、モノマルチバイブレークを用いてデータ長判別手段を
構成してもよい。

〔発明の効果〕

以上のように、この発明によれば、双方向通信ラインに
挿入した双方向バッファ回路を、通信方向判別手段で判
別した通信方向のみを導通させた後、データ長判別手段
が出力するデータ長終了出力に基づいて非導通とさせる
構成としたので、通信データの波形整形およびドライブ
能力のアップが図れ、確実な通信が可能になる。

さらに、１ワードを構成する最小ピント数毎、あるいは
１ビツト毎に通信方向を判別するため、通信プロトコル
の影響を受けな（なる。

また、複数の双方向通信ラインからなるシステムであっ
ても、１つの双方向通信ラインの通信方向を判別するこ
とにより、他の双方向通信ラインも制御できるので、他
の双方向通信ラインには双方向バッファ回路のみを設け
ればよいという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による同期式の双方向通信
ラインのバッファ装置の構成を示すブロック図、第２図（ａｌ〜（Ｃ）は動作を説明するための波形図、
第３図はこの発明の他の実施例による同期式の双方向通
信ラインのバッファ装置の構成を示すブロック図、第４図（ａ）　、　（ｂ）および第５図ｆａ）　、　（
ｂ）は動作を説明するための波形図、第６図はこの発明のさらに他の実施例による非同期式の
双方向通信ラインのバッファ装置の構成を示すブロック
図、第７図（ａ）〜（Ｃ）は動作を説明するための波形図、
第８図は従来の機器を接続する双方向通信ラインを示す
ブロック図である。１１・・・シリアルクロックライン、１２・・・データ
ライン、１３，３１・・・通信方向判別回路、１４゜３
２・・・データ長判別回路、１６．１７・・・双方向バ
ッファ回路、２１・・・判別回路。第５図第８図第６図手続補正書（□）平成　１年　９月１４日需報官吉田文毅殿１、　　羽生の耘平成　１年特許願第１２６７９０号２、　発明の名称双方向通信ラインのバッファ装置３、　補正をする者事件との関係　　　　特許出願人住所　東京都目黒区目黒１丁目４番１号名称（５０１）
パイオニア株式会社４、代理人６、　補正により増加する請求項の数７、　補正の対象補正の内容（特願平１−１２６７９０号）本願に関し、
明細書の一部を下記の通り補正する。記１、　明細書筒２８頁第１行目、第１０行目に「（ａ）
〜（Ｃ）」とあるのを、削除する。２、　明細書第２８頁第５行目に「第４図（ａ）　、　
（ｂ）および第５図（ａ）　＋　（ｂ）　Ｊとあるのを
、「第４図および第５図」と補正する。

Claims

【特許請求の範囲】

（１）双方向データラインのデータの通信方向を判別す
る通信方向判別手段と、前記データの長さを判別するデータ長判別手段と、前記通信方向判別手段が出力する通信方向出力に基づい
た前記通信方向が導通した後、前記データ長判別手段が
出力するデータ終了出力に基づいて非導通となる少なく
とも前記双方向データラインに設けられている双方向バ
ッファ回路とを備えた双方向通信ラインのバッファ装置
。
（２）双方向クロックラインのクロックの通信方向を判
別する通信方向判別手段と、前記クロックの個数から所定のデータ長を判別するデー
タ長判別手段と、前記通信方向判別手段が出力する通信方向出力に基づい
た前記通信方向が導通した後、前記データ長判別手段が
出力するデータ終了出力に基づいて非導通となる少なく
とも前記双方向クロックライン、双方向データラインに
設けられている双方向バッファ回路とを備えた双方向通
信ラインのバッファ装置。