JPH078015B2 - 垂直同期信号検出回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はテレビジョン受像機の垂直同期信号検出回路
に関し、特にデジタル化されたテレビジョン信号から同
期信号を得られるようにしたものである。

〔発明の技術的背景〕

アナログテレビジョン受像機において、その垂直同期信
号検出回路は、時定数回路を有し、集積化した場合、外
付部品が必要であり，集積回路のピン数を削減するのに
支障となっている。また、最近は，デジタルテレビジョ
ン受像機が開発され、デジタル化されたテレビジョン信
号から垂直同期信号を分離できる回路が望まれている。

この場合、垂直同期検出回路は、デジタル複合同期信号
を積分することで検出することが考えられる。しかしな
がら、単にデジタル複合同期信号を積分するのみでは、
ノイズ信号が入力した場合、誤動作することがある。ま
た、最近は、デジタル方式によるビデオテープレコー
ダ、ビデオディスクプレーヤも開発されており、これら
の垂直同期信号は、必ずしも、放送信号から得られた垂
直同期信号のフォーマットと一致しない場合がある。従
って，垂直同期信号のフォーマットが変ってもこれに対
応できるような垂直同期信号検出回路が望まれている。
さらにまた、垂直同期検出回路を次段のデジタル回路と
組み合せる場合、その垂直同期信号を次段のデジタル回
路の基本クロックに同期化させやすい回路が望まれてい
る。

〔発明の目的〕

この発明は、上記の事情に鑑みてなされたもので、集積
回路化が容易で外付部品を要せず、また、積分処理にお
ける時定数切換えも可能な垂直同期信号検出回路を提供
することを目的とする。

〔発明の概要〕

この発明は、デジタル垂直同期信号を検出するのに、第
１図に示すように、デジタル積分回路を、２つの補数型
の加算回路13、ゲート制御回路16、ラッチ回路17により
構成するものである。これによって、積分回路の時定数
を、ナンド回路15の出力で切換えられるように構成して
いる。よって、同期信号のフォーマットの違い、同期信
号の欠落が多い場合にも対処できるものである。この発
明の垂直同期信号検出回路は、更に詳しくは、 入力されたデジタル複合同期信号を第１のクロックで同
期化し、同期化されたデジタル複合同期信号を出力する
同期化手段と、 少なくとも符号ビット入力部（実施例の入力部A8に相
当）、符号ビットと同じ信号が入力される上位側データ
ビット入力部（実施例の入力部A3〜A7に相当）、下位側
データビット入力部（実施例の入力部A1に相当）、前記
上位側データビット入力部よりも下位側でさらに前記下
位側データビット入力部よりも上位側のデータビットが
入力される中位側データビット入力部（実施例の入力部
A2に相当）および被加算信号入力部を有し、前記中位側
データビット入力部の少なくとも１つのビットに“1"が
供給される２の補数型の加算回路と、 前記同期化されたデジタル複合同期信号を反転させた
後、前記加算回路の符号ビット入力部へ供給する手段
と、 前記符号ビット入力部へ供給される信号と同じ信号を、
前記上位側データビット入力部へ供給する手段と、 前記同期化されたデジタル複合同期信号と時定数切換信
号とのナンド演算を行い、この演算結果を前記下位側デ
ータビット入力部の少なくとも１つのビットへ供給する
手段と、 前記ラッチ回路の出力を前記被加算信号入力部へ被加算
信号として供給する手段と、 前記加算回路の計算結果からオーバーフローおよびアン
ダーフローを検出し、オーバーフローおよびアンダーフ
ロー時にはそれぞれ所定の値を前記ゲート制御回路から
出力させる制御手段と、 リセット状態のときには前記ラッチ回路の出力の値が第
１の値でセットされ、セット状態のときには前記ラッチ
回路の出力の値が前記第１の値よりも小さい第２の値で
リセットされ、垂直同期信号に応じた信号を出力する手
段と、 前記垂直同期信号に応じた信号を第２のクロックで同期
化する第２の同期化手段とを備えている。

〔発明の実施例〕

以下この発明の実施例を図面を参照して説明する。

第１図は、この発明の一実施例であり、デジタル複合同
期信号CSは、シフトレジスタ11に供給される。複合同期
信号CSは、デジタルテレビジョン信号から分離されたも
ので、分離レベルのデータと比較されて、この分離レベ
ルより例えば大きいレベルの信号である。

複合同期信号CSは、シフトレジスタ11において、フロッ
クφ１によってシフトされゲート回路12を通って加算回
路13の入力端であるA3〜A8入力部に共通に入力される。
ゲート回路12は、インバータ14、ナンド回路15を有し、
インバータ14の出力が、先のA3〜A8入力部に共通に供給
される。ナンド回路15の出力は、先のA3〜A8入力部およ
びA2入力部よりも下位のビットのA1入力部に供給され
る。ナンド回路15は、シフトレジスタ11の出力と切換信
号SWの論理演算を行なっている。

ナンド回路15の出力である加算回路13のA1入力部の値
は、切換信号SWによって固定できるので加算回路13、ゲ
ート制御回路16、ラッチ回路17で構成される積分回路の
時定数を切換えることができる。

加算回路13の出力Σ１〜Σ７は、ゲート制御回路16を介
して、ラッチ回路17の入力部D1〜D7に供給される。そし
てラッチ回路17の出力Q1〜Q7は，前記加算回路13の他方
の入力端であるB1〜B7入力部に供給される。

ゲート制御回路16は，オーバーフロー検出出力HL及びア
ンダーフロー検出出力LLによりその出力が制御される。
オーバーフロー検出出力HLは、加算回路13の出力Σ７を
インバータ18で反転した信号と、出力Σ８の論理積をア
ンド回路19で演算することで得られる。アンダーフロー
検出出力LLは、出力Σ7,Σ８をナンド回路20で演算する
ことによって得られる。

上記の加算回路13は、２の補数をとって加算を行なう回
路であり、シフトレジスタ11の出力が“1"で連続すると
きは出力が増加し、“0"で連続するときは出力が減ず
る。

今、切換信号SWが１に設定されていたとする。この場合
は，ナンド回路15の出力、つまり加算回路13の最下位ビ
ットのA1入力部の値は、シフトレジスタ11の出力が“1"
のとき“0"、“0"のとき“1"となる。従って、積分回路
のラッチ回路17の出力は，増加するよりも、現象すると
きの傾きが小さくなる。また、切換信号SWが“0"に固定
されると、ナンド回路15の出力は常に１であり、ラッチ
回路17の出力が減少するときの傾きは先と変らないが、
増加するときの傾きは先と比べて一層急傾斜となる。

第２図は、切換信号SWが“1"の場合の動作波形である。

第２図に示す放送波より抽出した複合同期信号CS（図面
は、波形で示しているが実際はそのレベルを表わすデジ
タルデータ）が入力した場合、ラッチ回路17の出力は，
第２図に示すオーバーフローレベルHL1アンダーフロー
レベルLL1で規制される。

ラッチ回路17の出力Q2〜Q7は，ナンド回路21に供給さ
れ、またこのナンド回路21は、クロックφ１もインバー
タ22を介して供給される。そして、ナンド回路21の出力
は、フリップフロップ回路23のセット入力とし用いら
れる。また、このフリップフロップ回路23のリセット入
力としては、先のラッチ回路17における上位ビット出
力Q7が用いられる。

フリップフロップ回路23の出力Q23は，ラッチ回路17の
出力レベルが、レベルS1となったときにハイレベルとな
り、ラッチ回路17の出力レベルがレベルS2となったとき
にローレベルとなる。（第２図に示す） この出力Q23は，フロックφ２で駆動されるシフトレジ
スタ25に供給される。シフトレジスタ25の１段の出力Q
1、２段目の反転出力▲▼及び、クロックφ２をイ
ンバータ26で反転した信号は，ナンド回路27に供給され
る。

従って、この回路部の各部信号φ２、Q1−25,▲▼
−25は、第２図に示すようになり、垂直同期信号の立ち
上り検出信号Vmiを得ることができる。

クロックφ２は，先のクロックφ１と同じであっても良
いが、検出信号Vmiを次段のデジタル回路で用いる場
合，次段の回路の基本クロックに同期化させた方が良
い。従って、クロックφ２としては、次段で使用するク
ロック周波数又は、その倍数のものを用いた方が良い。

上記の検出信号Vmiは、更に、次段の回路とのマッチン
グを容易にするためと、誤り出力を防止するために、次
段のゲート回路30に入力されても良い。ゲート回路30
は、その出力DVmiを導出した後、一定期間（例えば約20
水平走査期間）その出力を禁止される。この禁止動作
は，ゲート回路30の出力DVmiに応答して禁止パルスEHを
出力する禁止パルス発生回路31によるゲート制御動作に
よって得られる。これは、第３図に示すように，検出信
号VmiにノイズNSが混入した場合に、これを完全に無く
すのに有効である。垂直同期信号の立ち上りの後は、ゴ
ーストによる波形変化などでノイズが混入することもあ
り，このような場合の誤動作を防止するのにも有効であ
る。また何らかの原因で外乱によるノイズが検出信号NS
に混入した場合の対策としても有効である。

第４図は、垂直同期信号のフォーマットが通常のものと
は異なる場合に，上記の回路が検出信号を得るときの動
作波形である。この垂直同期信号は，パルス幅が狭いた
め、積分回路による出力レベルが所定のレベルに達する
までに時間がかかる。従って、この場合は，切換信号SW
を０とし、積分回路の時定数を小さくすることにより、
立ち上がりを急傾斜にし、同期信号の検出を確実にして
いる。

上記の実施例によれば、切換信号SWに“1"とした場合，
積分動作の立ち上り傾斜を“2"とすることができ，切換
信号SWを“0"にした場合“3"とすることができる。また
立ち下り傾斜はいずれの場合も“1"である。

垂直同期信号の“1"の期間が約48μsec以上あった場合
は、傾斜２であっても、出力Q23を得ることができる
が、約48μsec以下になると傾斜２では、出力Q23を得ら
れない。したがって上記のように、垂直同期信号の“1"
の期間が短い特殊な信号の場合は、傾斜を切換えること
によって対応できる。このような、垂直同期信号の“1"
の期間が短いものは、例えば、ダイビングを防止するた
めのテープフォーマットとして設定されている。

上記のような特殊なフォーマットの信号に対しては，サ
ンプリングクロックφ１としては，例えばサブキャリア
周波数の2/1の周波数つまり約560nsec周期のものが適当
である。これは積分回路のビット数と、垂直同期信号の
“1"の期間の長さから決まってくる。また、クロックφ
２としては、例えば８μsecのものが利用される。これ
は、本発明者が既に出願した特開昭55−159674号の動作
を容易にするためである。

〔発明の効果〕

以上説明したようにこの発明によると、集積回路化が容
易であり、外付部品も不要である。また、２の補数型加
算回路を用いることで、積分時定数の切換えが容易とな
り、特殊フォーマットの同期検出、弱電界時の同期検出
も正確となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図，第
３図，第４図はそれぞれ第１図の回路の動作波形図であ
る。 11…シフトレジスタ、12…ゲート回路、16…加算回路、
14…インバータ、15…ナンド回路、16…ゲート制御回
路、17…ラッチ回路、21…ナンド回路、23…フリップフ
ロップ回路、25…シフトレジスタ、26…インバータ、27
…アンド回路、30…ゲート回路、31…禁止パルス発生回
路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力されたデジタル複合同期信号を第１の
   クロックで同期化し、同期化されたデジタル複合同期信
   号を出力する同期化手段と、 少なくとも符号ビット入力部、符号ビットと同じ信号が
   入力される上位側データビット入力部、下位側データビ
   ット入力部、前記上位側データビット入力部よりも下位
   側で更に前記下位側データビット入力部よりも上位側の
   データビットが入力される中位側データビット入力部お
   よび被加算信号入力部を有し、前記中位側データビット
   入力部の少なくとも１つのビットに“1"が供給される２
   の補数型の加算回路と、 前記同期化されたデジタル複合同期信号を反転させた
   後、前記加算回路の符号ビット入力部へ供給する手段
   と、 前記符号ビット入力部へ供給される信号と同じ信号を、
   前記上位側データビット入力部へ供給する手段と、 前記同期化されたデジタル複合同期信号と時定数切換信
   号とのナンド演算を行い、この演算結果を前記下位側デ
   ータビット入力部の少なくとも１つのビットへ供給する
   手段と、 前記加算回路の計算結果をゲート制御回路を介してラッ
   チ回路へ供給する手段と、 前記ラッチ回路の出力を前記被加算信号入力部へ被加算
   信号として供給する手段と、 前記加算回路の計算結果からオーバーフローおよびアン
   ダーフローを検出し、オーバーフローおよびアンダーフ
   ロー時にはそれぞれ所定の値を前記ゲート制御回路から
   出力させる制御手段と、 リセット状態のときには前記ラッチ回路の出力の値が第
   １の値でセットされ、セット状態のときには前記ラッチ
   回路の出力の値が前記第１の値よりも小さい第２の値で
   リセットされ、垂直同期信号に応じた信号を出力する手
   段と、 前記垂直同期信号に応じた信号を第２のクロックで同期
   化する第２の同期化手段とを具備したことを特徴とする
   垂直同期信号検出回路。