JPH0923351A - 同期分離回路およびその半導体素子 - Google Patents

Abstract

(57)【要約】 【課題】 本発明はデジタル回路によって、アナログ回
路を基本技術とする垂直同期分離回路と同じ程度の精度
で、複合同期信号Ｃ・ｓｙｎｃ中の垂直同期信号Ｖ・ｓ
ｙｎｃを分離して、分離精度を高めながら回路のＬＳＩ
化を容易にする。 【解決手段】 テレビジョン放送波などに含まれている
複合同期信号Ｃ・ｓｙｎｃが供給されている状態で、シ
ステム側からサンプリングクロック信号が供給される毎
に、アップ／ダウンカウンタ回路２によって前記複合同
期信号Ｃ・ｓｙｎｃの値に応じて、アップカウントまた
はダウンカウントを行なうとともに、コンパレータ回路
３によって前記アップ／ダウンカウンタ回路２のカウン
ト結果をチェックし、これが予め設定されている条件を
満たしているとき、垂直同期信号Ｖ・ｓｙｎｃを発生す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル技術によ
って、テレビジョン放送波やビデオ装置からのビデオ信
号などに含まれている複合同期信号（Ｃ・ｓｙｎｃ）か
ら垂直同期信号（Ｖ・ｓｙｎｃ）を分離する同期分離回
路およびその半導体素子に関する。

【０００２】

【従来の技術】テレビジョン放送波やビデオ装置からの
ビデオ信号などに含まれている複合同期信号Ｃ・ｓｙｎ
ｃから垂直同期信号Ｖ・ｓｙｎｃを分離する回路とし
て、従来、特開昭６３−２７８８５３号で開示されてい
る「ビデオプリンタ」や特開平４−３４５３７３号で開
示されている「垂直同期分離回路」などが知られてい
る。この場合、特開昭６３−２７８８５３号で開示され
ている「ビデオプリンタ」は、同期信号分離回路および
フィールド判定回路の一部として、図５に示す如く、入
力端側が抵抗１０１によってプルアップされ、抵抗１０
２およびコンデンサ１０３によって決められた時定数で
動作し、テレビジョン放送波やビデオ装置からのビデオ
信号などに含まれている複合同期信号Ｃ・ｓｙｎｃ中に
含まれている水平同期信号Ｈ・ｓｙｎｃを抽出するワン
ショットマルチバイブレータ１０４と、入力端側が前記
抵抗１０１によってプルアップされ、抵抗１０５および
コンデンサ１０６によって決められた時定数で動作し、
前記複合同期信号Ｃ・ｓｙｎｃ中に含まれている垂直同
期信号Ｖ・ｓｙｎｃなどを抽出するワンショットマルチ
バイブレータ１０７と、Ｄ入力端子が前記抵抗１０１に
よってプルアップされ、前記ワンショットマルチバイブ
レータ１０７から垂直同期信号Ｖ・ｓｙｎｃなどを含む
信号が供給されたとき、前記複合同期信号Ｃ・ｓｙｎｃ
をラッチして、この複合同期信号Ｃ・ｓｙｎｃ中に含ま
れる垂直同期信号Ｖ・ｓｙｎｃのみを抽出するＤ型フリ
ップフロップ１０８と、このＤ型フリップフロップ１０
８の抽出結果に基づき、前記ワンショットマルチバイブ
レータ１０４から出力される信号をラッチして、前記複
合同期信号Ｃ・ｓｙｎｃが奇数フィールドを示している
とき、奇数フィールド判定信号を出力するＤ型フリップ
フロップ１０９とを備えている。

【０００３】そして、テレビジョン放送波やビデオ装置
からのビデオ信号などに含まれている複合同期信号Ｃ・
ｓｙｎｃが入力されているとき、この複合同期信号Ｃ・
ｓｙｎｃから垂直同期信号Ｖ・ｓｙｎｃと、水平同期信
号Ｈ・ｓｙｎｃとを抽出するとともに、前記複合同期信
号Ｃ・ｓｙｎｃが奇数フィールドを示しているかどうか
を判定し、前記複合同期信号Ｃ・ｓｙｎｃが奇数フィー
ルドを示しているとき、奇数フィールド判定信号を出力
する。

【０００４】また、特開平４−３４５３７３号で開示さ
れている「垂直同期分離回路」は、図６に示す如く、テ
レビジョン放送波などに含まれている複合同期信号Ｃ・
ｓｙｎｃが供給されているとき、この複合同期信号Ｃ・
ｓｙｎｃを積分する２重時定数回路１１０と、この２重
時定数回路１１０の積分結果を平滑する平滑回路１１１
と、前記平滑回路１１１の出力を取り込むとともに、こ
の出力に対してバイアス電圧を付加して次段に伝えるベ
ース直流バイアス用回路１１２と、このベース直流バイ
アス用回路１１２から出力される電圧の値が予め設定さ
れている電圧以上であるとき、動作して垂直同期信号Ｖ
・ｓｙｎｃを発生するスイッチング回路１１３とを備え
ている。

【０００５】テレビジョン放送波などに含まれている複
合同期信号Ｃ・ｓｙｎｃが供給されたとき、この複合同
期信号Ｃ・ｓｙｎｃを所定の時定数で積分した後、平滑
するとともに、平滑後の電圧が予め設定されている電圧
以上となったとき、垂直同期信号Ｖ・ｓｙｎｃを発生し
て、これを出力する。ところで、これら特開昭６３−２
７８８５３号で開示されている「ビデオプリンタ」や特
開平４−３４５３７３号で開示されている「垂直同期分
離回路」によって、テレビジョン放送波などに含まれて
いる複合同期信号Ｃ・ｓｙｎｃから垂直同期信号Ｖ・ｓ
ｙｎｃなどを抽出する場合、次に述べるような問題があ
った。

【０００６】すなわち、特開昭６３−２７８８５３号で
開示されている「ビデオプリンタ」では、波形の特徴検
出し、この検出結果に基づいてタイミング信号を発生し
て、複合同期信号Ｃ・ｓｙｎｃから垂直同期信号Ｖ・ｓ
ｙｎｃと、水平同期信号Ｈ・ｓｙｎｃとを抽出するとい
う技術を基本技術としているため、何らかの原因によっ
て複合同期信号Ｃ・ｓｙｎｃ中にノイズが混入した場合
やコピープロテクト信号として、意図的に規格外の信号
が混入されている場合などのように波形自体が変化した
とき、誤動作して、複合同期信号Ｃ・ｓｙｎｃ中の垂直
同期信号Ｖ・ｓｙｎｃなどを検出できなくなってしまっ
たり、誤った垂直同期信号Ｖ・ｓｙｎｃなどを出力して
しまったりするという問題があった。

【０００７】また、特開平４−３４５３７３号で開示さ
れている「垂直同期分離回路」では、アナログ回路を基
本技術としているため、何らかの原因によって複合同期
信号Ｃ・ｓｙｎｃ中にノイズが混入した場合やコピープ
ロテクト信号として、意図的に規格外の信号が混入され
ている場合などのように波形自体が変化しても、誤動作
しないようにすることができるものの、アナログ回路を
基本技術としているため、他のデジタル回路と一体化さ
せたチップにするのが難しいという問題があった。

【０００８】

【発明が解決しようとする課題】本発明の課題は、デジ
タル回路によって、アナログ回路を基本技術とする垂直
同期分離回路と同じ程度の精度で、複合同期信号Ｃ・ｓ
ｙｎｃ中の垂直同期信号Ｖ・ｓｙｎｃを分離することが
でき、これによって分離精度を高めながら、回路のＬＳ
Ｉ化を容易にすることができる同期分離回路およびその
半導体素子を提供することにある。

【０００９】

【課題を解決する為の手段】上記の目的を達成するため
に、請求項１に記載した本発明は、複合同期信号Ｃ・ｓ
ｙｎｃが入力されているとき、この複合同期信号Ｃ・ｓ
ｙｎｃから垂直同期信号Ｖ・ｓｙｎｃを分離する同期分
離回路において、複合同期信号Ｃ・ｓｙｎｃの値に応じ
てアップカウント動作、またはダウンカウント動作を行
なうアップ／ダウンカウンタ回路と、このアップ／ダウ
ンカウンタ回路から出力されるカウント値が予め設定さ
れているしきい値条件を満たすとき、垂直同期信号Ｖ・
ｓｙｎｃを発生するコンパレータ回路とを備えたことを
特徴としている。また、請求項２の発明は、請求項１に
記載した同期分離回路において、前記アップ／ダウンカ
ウンタ回路のパラメータと、前記同期分離回路のパラメ
ータとを可変にして、前記複合同期信号Ｃ・ｓｙｎｃの
特性に基づき、前記アップ／ダウンカウンタ回路の特性
と、前記同期分離回路の特性とを随時、変更し得るよう
にしたことを特徴としている。また、請求項３の発明で
ある半導体素子は、請求項１または２に記載した同期分
離回路を他のデジタル回路とともに、または単独で１チ
ップ化したことを特徴としている。

【００１０】

【作用】上記の構成において、請求項１の発明は、複合
同期信号Ｃ・ｓｙｎｃが入力されているとき、この複合
同期信号Ｃ・ｓｙｎｃから垂直同期信号Ｖ・ｓｙｎｃを
分離する同期分離回路において、アップ／ダウンカウン
タ回路によって、複合同期信号Ｃ・ｓｙｎｃの値に応じ
てアップカウント動作、またはダウンカウント動作を行
なうとともに、このアップ／ダウンカウンタ回路から出
力されるカウント値が予め設定されているしきい値条件
を満たすとき、コンパレータ回路によって垂直同期信号
Ｖ・ｓｙｎｃを発生することにより、デジタル回路によ
って、アナログ回路を基本技術とする垂直同期分離回路
と同じ程度の精度で、複合同期信号Ｃ・ｓｙｎｃ中の垂
直同期信号Ｖ・ｓｙｎｃを分離し、これによって分離精
度を高めながら、回路のＬＳＩ化を容易にする。

【００１１】また、請求項２の発明は、請求項１に記載
した同期分離回路において、前記アップ／ダウンカウン
タ回路のパラメータと、前記同期分離回路のパラメータ
とを可変にして、前記複合同期信号Ｃ・ｓｙｎｃの特性
に基づき、前記アップ／ダウンカウンタ回路の特性と、
前記同期分離回路の特性とを随時、変更し得るようにす
ることにより、プログラミング内容に基づき、分離特性
を調整し得るようにし、これによってアプリケーション
に適した分離精度で、複合同期信号Ｃ・ｓｙｎｃ中の垂
直同期信号Ｖ・ｓｙｎｃを分離する。

【００１２】また、請求項３の発明は、請求項１または
２に記載した同期分離回路を他のデジタル回路ととも
に、または単独で１チップ化することにより、請求項１
に示すメリットと、請求項２に示すメリットとを加味し
た半導体チップを作成し得るようにし、これによって同
期分離回路と他のデジタル回路とを１チップ化して、部
品点数を削減させる。

【００１３】

【発明の実施の形態】以下、本発明を添付図面に示した
実施例により詳細に説明する。図１は本発明による同期
分離回路の一実施例を示すブロック図である。この図に
示す同期分離回路１は、アップ／ダウンカウンタ回路２
と、コンパレータ回路３とを備えており、テレビジョン
放送波などに含まれている複合同期信号Ｃ・ｓｙｎｃが
供給されている状態で、システム側からサンプリングク
ロック信号が供給される毎に、アップ／ダウンカウンタ
回路２によって前記複合同期信号Ｃ・ｓｙｎｃの値に応
じて、アップカウントまたはダウンカウントを行なうと
ともに、コンパレータ回路３によって前記アップ／ダウ
ンカウンタ回路２のカウント結果をチェックし、これが
予め設定されている条件を満たしているとき、垂直同期
信号Ｖ・ｓｙｎｃを発生する。

【００１４】アップ／ダウンカウンタ回路２は、カウン
ト値がオーバーフローしても、カウント値が“０”に戻
らないように、かつカウント値がアンダーフローして
も、カウント値がフル（Ｆｕｌｌ）にならないように、
カウント上限値αと、カウント下限値βとが設定され、
システム側からサンプリングクロック信号が供給される
毎に、テレビジョン放送波などに含まれている複合同期
信号Ｃ・ｓｙｎｃの値が“１”か、“０”かを判定し、
前記複合同期信号Ｃ・ｓｙｎｃの値が“１”であると
き、カウントアップし、また前記複合同期信号Ｃ・ｓｙ
ｎｃの値が“０”であるとき、カウントダウンする回路
であり、カウント動作によって得られたカウント結果
（カウント値）をコンパレータ回路３に供給する。

【００１５】コンパレータ回路３は、ノイズマージンを
高めるのに必要な立ち上がりしきい値ａと、立ち下がり
しきい値ｂとを持ち、前記アップ／ダウンカウンタ回路
２から出力されるカウント値が立ち上がりしきい値ａを
越えているとき、値“１”を発生し、前記カウント値が
立ち下がりしきい値ｂより小さくなったとき、値“０”
を発生する回路であり、発生した値“０”を垂直同期信
号Ｖ・ｓｙｎｃとして出力する。

【００１６】次に、図１に示すブロック図および図２、
図３に示す波形図を参照しながら、この実施例の動作を
説明する。まず、システム側からシステムクロック信号
が供給されている状態で、図２（ａ）に示す如くテレビ
ジョン放送波などに含まれている複合同期信号Ｃ・ｓｙ
ｎｃが供給されれば、この複合同期信号Ｃ・ｓｙｎｃの
等化期間が終了し、垂直同期期間に入ったとき、アップ
／ダウンカウンタ回路２がダウンカウント動作を開始
し、このカウント動作によって得られるカウント値が立
ち下がりしきい値ｂ以下になったとき、コンパレータ回
路３によってこれが検出されて、図２（ｂ）に示す如く
垂直同期信号Ｖ・ｓｙｎｃが出力される。

【００１７】この際、図２（ａ）に示す如く、複合同期
信号Ｃ・ｓｙｎｃの等化期間中や垂直同期期間中に、ノ
イズが混入していても、図２の丸印部分を拡大した図３
（ａ）に示す如くこれらノイズによってアップ／ダウン
カウンタ回路２のカウント値が多少、アップ／ダウンす
るものの、複合同期信号Ｃ・ｓｙｎｃが垂直同期期間と
なっている間、図３（ｂ）に示す如くアップ／ダウンカ
ウンタ回路２が主にダウンカウント動作を行ない、この
ダウンカウント動作によって得られるカウント値がコン
パレータ回路３に設定されている立ち下がりしきい値ｂ
以下になったとき、コンパレータ回路３によってこれが
検出されて、図３（ｃ）に示す如く垂直同期信号Ｖ・ｓ
ｙｎｃが出力される。

【００１８】このとき、アップ／ダウンカウンタ回路２
のダウンカウント動作によって得られるカウント値がコ
ンパレータ回路３に設定されている立ち下がりしきい値
ｂ以下になれば、ノイズなどによってアップ／ダウンカ
ウンタ回路２がアップカウント動作を行ない、カウント
値が前記立ち下がりしきい値ｂを越えても、これが立ち
上がりしきい値ａを越えない限り、コンパレータ回路３
から垂直同期信号Ｖ・ｓｙｎｃが出力され続けるので、
ノイズによる後検出などが発生しないようにすることが
できる。

【００１９】このようにこの実施例においては、テレビ
ジョン放送波などに含まれている複合同期信号Ｃ・ｓｙ
ｎｃが供給されている状態で、システム側からサンプリ
ングクロック信号が供給される毎に、アップ／ダウンカ
ウンタ回路２によって前記複合同期信号Ｃ・ｓｙｎｃの
値に応じて、アップカウントまたはダウンカウントを行
なうとともに、コンパレータ回路３によって前記アップ
／ダウンカウンタ回路２のカウント結果をチェックし、
これが予め設定されている条件を満たしているとき、垂
直同期信号Ｖ・ｓｙｎｃを発生するようにしたので、デ
ジタル回路によって、アナログ回路を基本技術とする垂
直同期分離回路と同じ程度の精度で、複合同期信号Ｃ・
ｓｙｎｃ中の垂直同期信号Ｖ・ｓｙｎｃを分離すること
ができ、これによって分離精度を高めながら、回路のＬ
ＳＩ化を容易にすることができる。

【００２０】図４は本発明による同期分離回路の他の実
施例を適用した映像処理装置の一例を示すブロック図で
ある。この図に示す映像処理装置１０は、装置全体の動
作を制御するホストコンピュータ回路１１と、このホス
トコンピュータ回路１１からライト信号が出力されたと
き、前記ホストコンピュータ回路１１から出力されるア
ドレスデータを取り込んで、デコードするアドレスデコ
ーダ回路１２と、このアドレスデコーダ回路１２からラ
イト信号が供給されたとき、前記ホストコンピュータ回
路１１から出力されるデータを取り込み、これを分周デ
ータとして保持し、システム側からシステムクロックが
供給される毎に、これを前記分周データに対応する分周
率で、分周してサンプリングクロック信号を発生する分
周回路１４とを備えている。

【００２１】さらに、この映像処理装置１０は、前記ア
ドレスデコーダ回路１２からライト信号が供給されたと
き、前記ホストコンピュータ回路１１から出力されるデ
ータを取り込み、これをカウントアップ上限値αまたは
カウントダウン下限値βとして保持し、前記分周回路１
４からサンプリングクロック信号が出力される毎に、テ
レビジョン放送波などに含まれている複合同期信号Ｃ・
ｓｙｎｃの値が“１”か、“０”かを判定し、前記複合
同期信号Ｃ・ｓｙｎｃの値が“１”であるとき、カウン
トアップし、また前記複合同期信号Ｃ・ｓｙｎｃの値が
“０”であるとき、カウントダウンするアップ／ダウン
カウンタ回路１５と、前記アドレスデコーダ回路１２か
らライト信号が供給されたとき、前記ホストコンピュー
タ回路１１から出力されるデータを取り込み、これを立
ち上がりしきい値ａまたは立ち下がりしきい値ｂとして
保持し、前記アップ／ダウンカウンタ回路１５から出力
されるカウント値が立ち上がりしきい値ａを越えている
とき、値“１”を発生し、前記カウント値が立ち下がり
しきい値ｂより小さくなったとき、値“０”を発生し、
発生した値“０”を垂直同期信号Ｖ・ｓｙｎｃとして出
力するコンパレータ回路１６とを備えている。

【００２２】そして、ホストコンピュータ回路１１から
ライト信号が出力される毎に、アドレスデコーダ回路１
２によって前記ホストコンピュータ回路１１から出力さ
れるアドレスデータをデコードさせて、分周回路１４、
アップ／ダウンカウンタ回路１５、コンパレータ回路１
６のいずれかを選択させるとともに、選択した回路に前
記ホストコンピュータ回路１１から出力されるデータを
書き込ませることにより、分周回路１４の分周率、アッ
プ／ダウンカウンタ回路１５のカウントアップ上限値
α、カウントダウン下限値β、コンパレータ回路１６の
立ち上がりしきい値ａ、立ち下がりしきい値ｂを設定さ
せる。

【００２３】これによって、この映像処理装置１０で
は、プログラミング内容に基づき、複合同期信号Ｃ・ｓ
ｙｎｃ中の垂直同期信号Ｖ・ｓｙｎｃを分離する際の分
離特性を調整することができ、これによってアプリケー
ションに適した分離精度で、複合同期信号Ｃ・ｓｙｎｃ
中の垂直同期信号Ｖ・ｓｙｎｃを分離することができ
る。また、上述した各実施例においては、デジタル回路
によって構成されるアップ／ダウンカウンタ回路２、１
５と、コンパレータ回路３、１６とをディスクリート部
品で構成されるようにしているが、これらを他のデジタ
ル回路とともに、１つのチップ内に収めるようにしても
良い。これによって、上述した各実施例の同期分離回路
１などと、他のデジタル回路とを１チップ化した分だ
け、装置全体の部品点数を削減させることができる。

【００２４】

【発明の効果】以上説明したように本発明によれば、請
求項１では、デジタル回路によって、アナログ回路を基
本技術とする垂直同期分離回路と同じ程度の精度で、複
合同期信号Ｃ・ｓｙｎｃ中の垂直同期信号Ｖ・ｓｙｎｃ
を分離することができ、これによって分離精度を高めな
がら、回路のＬＳＩ化を容易にすることができる。ま
た、請求項２では、プログラミング内容に基づき、分離
特性を調整することができ、これによってアプリケーシ
ョンに適した分離精度で、複合同期信号Ｃ・ｓｙｎｃ中
の垂直同期信号Ｖ・ｓｙｎｃを分離することができる。
また、請求項３では、請求項１に示すメリットと、請求
項２に示すメリットとを加味した半導体チップを得るこ
とができ、これによって同期分離回路と他のデジタル回
路とを１チップ化して、部品点数を削減させることがで
きる。

【図面の簡単な説明】

【図１】本発明による同期分離回路の一実施例を示すブ
ロック図である。

【図２】（ａ）及び（ｂ）は図１に示すの同期分離回路
の動作例を示す波形図である。

【図３】（ａ）（ｂ）及び（ｃ）は図２に示す波形図中
の丸印部分の詳細な内容を示す波形図である。

【図４】本発明による同期分離回路の他の実施例を適用
した映像処理装置の一例を示すブロック図である。

【図５】特開昭６３−２７８８５３号公報の「ビデオプ
リンタ」で開示されている同期分離回路およびフィール
ド判定回路の一部を示す回路図である。

【図６】特開平４−３４５３７３号公報の「垂直同期分
離回路」で開示されている回路構成の概要を示す回路図
である。

【符号の説明】

１ 同期分離回路、 ２ アップ／ダウンカウンタ回
路、 ３ コンパレータ回路、 １０ 映像処理装置、
１１ ホストコンピュータ回路、 １２ アドレスデ
コーダ回路、 １４ 分周回路、 １５ アップ／ダウ
ンカウンタ回路、１６ コンパレータ回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複合同期信号Ｃ・ｓｙｎｃが入力されて
   いるとき、この複合同期信号Ｃ・ｓｙｎｃから垂直同期
   信号Ｖ・ｓｙｎｃを分離する同期分離回路において、 複合同期信号Ｃ・ｓｙｎｃの値に応じてアップカウント
   動作、またはダウンカウント動作を行なうアップ／ダウ
   ンカウンタ回路と、 このアップ／ダウンカウンタ回路から出力されるカウン
   ト値が予め設定されているしきい値条件を満たすとき、
   垂直同期信号Ｖ・ｓｙｎｃを発生するコンパレータ回路
   と、を備えたことを特徴とする同期分離回路。
2. 【請求項２】 請求項１に記載した同期分離回路におい
   て、 前記アップ／ダウンカウンタ回路のパラメータと、前記
   同期分離回路のパラメータとを可変にして、前記複合同
   期信号Ｃ・ｓｙｎｃの特性に基づき、前記アップ／ダウ
   ンカウンタ回路の特性と、前記同期分離回路の特性とを
   随時、変更し得るようにしたことを特徴とする同期分離
   回路。
3. 【請求項３】 請求項１または２に記載した同期分離回
   路を他のデジタル回路とともに、または単独で１チップ
   化したことを特徴とする半導体素子。