JPH0784006A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPH0784006A
JPH0784006A JP5233131A JP23313193A JPH0784006A JP H0784006 A JPH0784006 A JP H0784006A JP 5233131 A JP5233131 A JP 5233131A JP 23313193 A JP23313193 A JP 23313193A JP H0784006 A JPH0784006 A JP H0784006A
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JP
Japan
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clock signal
signal
test
storage means
digital
Prior art date
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Pending
Application number
JP5233131A
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English (en)
Inventor
Ikuo Yasui
郁夫 安井
Tooru Kengaku
徹 見学
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH0784006A publication Critical patent/JPH0784006A/ja
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  • Analogue/Digital Conversion (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 記憶手段を内部に有するＡ／Ｄ変換手段ある
いはＤ／Ａ変換手段を備え、その記憶手段に対する良否
テストを効率的に行うことが可能な半導体集積回路を得
る。 【構成】 クロックセレクタ８は、内部クロック信号Ｓ
６及びＤＳＰクロック信号Ｓ５のうち、通常時は内部ク
ロック信号Ｓ６を、メモリ７１のテストを指示するテス
トモード信号を受ける時はＤＳＰクロック信号Ｓ５を選
択クロック信号Ｓ８としてメモリ７１に出力する。ＤＳ
Ｐ２はメモリ７１のテストを指示するテストモード信号
を受けると、メモリ７１の書き込み動作及び読み出し動
作を制御する読み書き制御信号Ｓ９をメモリ７１に出力
し、デジタルデータバス４を介してメモリ７１に対する
読み書きを行い、内部のメモリ２１に対するテストをそ
のまま転用してメモリ７１に対するメモリテストを行
う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、記憶装置を内部に持
つＡ／Ｄ変換器あるいはＤ／Ａ変換器を、デジタル信号
に対し種々の信号処理を施すデジタル信号処理手段とか
らなる半導体集積回路に関する。
【０００２】
【従来の技術】従来のアナログデジタル混在のデジタル
信号処理用の半導体集積回路の一例を図９に示す。図９
に示すように、半導体集積回路１は、Ａ／Ｄ＆Ｄ／Ａ変
換器１１とＤＳＰ２とから構成される。
【０００３】Ａ／Ｄ＆Ｄ／Ａ変換器１１は、アナログ信
号入力端子１１２を介して外部からアナログ信号を取り
込み、Ａ／Ｄ変換した後、内部のメモリ７を活用してオ
ーバーサンプリング処理等を行い、入出力端子１０２か
らデジタル信号をデジタルデータバス４上に出力した
り、デジタルデータバス４上のデジタル信号をＤ／Ａ変
換してアナログ信号をアナログ信号出力端子１１３を外
部に出力したりする。
【０００４】この際、クロック信号発生回路６から出力
される内部クロック信号に同期して動作する。クロック
信号発生回路６は、外部クロック入力端子１０７を介し
て得られる外部クロック信号に基づき、内部クロック信
号を発生してメモリ７等に出力する。
【０００５】メモリ７はクロック信号発生回路６より得
られる内部クロック信号に同期して動作する。また、テ
スト時には外部データ読み出し信号入力端子１０８より
読み出し制御信号を付与することにより、外部から後述
する外部データ入出力端子１０５およびセレクタ１８を
介した読み出し動作が行え、外部データ書き込み信号入
力端子１０９より書き込み制御信号を付与することによ
り、外部から後述する外部データ入出力端子１０５およ
びセレクタ１８を介した書き込み動作が行える。
【０００６】一方、ＤＳＰ２は、入出力端子１０１およ
び外部データ入出力端子１０５を介して授受するデジタ
ルデータバス４上のデジタル信号に対し、エンコード処
理、デコード処理等の種々のデジタル信号処理を施す。
この際、クロック信号発生回路５から発生される内部ク
ロック信号に同期して動作する。クロック信号発生回路
５は外部クロック入力端子１０６より得られる外部クロ
ック信号に基づき内部クロック信号を発生する。なお、
１０３はＤＳＰ２の自己診断テストのテスト結果である
Ｆａｉｌ情報が出力されるフェイルフラグ端子であり、
１０４は外部アドレス端子である。
【０００７】また、デジタルデータバス４はＡ／Ｄ＆Ｄ
／Ａ変換器１１の入出力端子１０２、ＤＳＰ２の入出力
端子１０１およびセレクタ１８に接続され、Ａ／Ｄ＆Ｄ
／Ａ変換器１１内のメモリ７およびデジタル部とＤＳＰ
２とのデジタル信号の授受を行う。
【０００８】セレクタ１８は、通常、ＤＳＰ２と外部デ
ータ入出力端子１０５とを接続している。テスト時には
テストモード信号線１１１を介して付与されるテストモ
ード信号により、Ａ／Ｄ＆Ｄ／Ａ変換器１１内のメモリ
７およびデジタル部と半導体集積回路１の外部とのデジ
タル信号の授受を行うことを可能にする。
【０００９】テストモード信号線１１１はＡ／Ｄ＆Ｄ／
Ａ変換器１１、ＤＳＰ２、Ｄ／Ａ変換器１２及びテスト
モード端子１１０に接続される。
【００１０】このような構成において、Ａ／Ｄ＆Ｄ／Ａ
変換器１１とＤＳＰ２との間でデジタルデータバス４を
介してデジタル信号の授受が行なわれる。すなわち、ア
ナログ信号入力端子１１２を介して取り込んだアナログ
信号をＡ／Ｄ＆Ｄ／Ａ変換器１１でデジタル信号に変換
し、オーバーサンプリング処理等を行った後、デジタル
信号をデジタルデータバス４を介してＤＳＰ２に送る。
【００１１】ＤＳＰ２は、デジタル信号に対し種々のデ
ジタル信号処理を行なう。そして、その信号処理結果の
デジタル信号をデジタルデータバス４を介してＡ／Ｄ＆
Ｄ／Ａ変換器１１に出力し、外部データ入出力端子１０
５にも出力する。
【００１２】Ａ／Ｄ＆Ｄ／Ａ変換器１１は、ＤＳＰ２よ
り受けたデジタル信号Ｄ／Ａ変換してアナログ信号をア
ナログ信号出力端子１１３から出力する。
【００１３】図９に例示するような従来のアナログデジ
タル混在でＤＳＰ内蔵の半導体集積回路をテストする場
合、Ａ／Ｄ＆Ｄ／Ａ変換器１１のアナログ部分のテス
ト、デジタル部分のテスト及びＤＳＰ２のテストと３回
のテストを行う必要がある。ただし、テストの順序は問
わない。
【００１４】ここでＡ／Ｄ＆Ｄ／Ａ変換器１１内部のメ
モリ７のテストを考える。Ａ／Ｄ＆Ｄ／Ａ変換器１１内
部のデジタル信号は、ハードワイヤードロジックすなわ
ち命令デコード機能を持たないロジック回路なので、Ｄ
ＳＰ２の様に命令デコード機能を持つ場合には実行可能
な自己診断テストを行なうことが出来ない。このため、
従来はＡ／Ｄ＆Ｄ／Ａ変換器１１のテスト時に外部から
メモリ７を直接アクセスしてテストを行なっていた。
【００１５】以下、一例として図９のメモリ７がＲＡＭ
の場合のテスト動作について説明する。メモリ７をテス
トする場合には、外部クロック入力端子１０７から外部
クロック信号を付与し、テストモード端子１１０にテス
トモード信号を付与し、セレクタ１８がデジタルデータ
バス４を外部データ入出力端子１０５に接続し、データ
を外部入出力端子１０５に入力デジタルデータをセット
する。そして、メモリ７に対して書き込みと読みだしを
繰り返し行いテストする。書き込みと読みだしの切り換
えは、テストモード端子１１０をアクティブにして、外
部データ読みだし信号入力端子１０８、外部データ書き
込み信号入力端子１０９に入力する制御信号に従って行
なう。なおこの時、メモリ７のアドレスはクロック信号
にしたがって１アドレスずつインクリメントされる。
【００１６】現在ＲＡＭについてのテスト方法は数種類
が提案されているが、ここでは全ビットの“１”と
“０”の書き込みと読みだしを行なう場合を考える。メ
モリ７が４ｋＷｏｒｄのＲＡＭであると仮定すると、
“０”書き込み“０”読みだし“１”書き込み“１”読
みだしという４ｋＷｏｒｄ×４＝１６ｋ回メモリをアク
セスする必要がある。すなわち、１６ｋのテストベクト
ルがメモリ７のテストに必要となる。
【００１７】
【発明が解決しようとする課題】以上のように、記憶手
段を内部にもつＡ／Ｄ変換手段あるいはＤ／Ａ変換手段
が、ＤＳＰ等のデジタル信号処理手段とともに形成され
るアナログデジタル混在の半導体集積回路では、Ａ／Ｄ
変換手段あるいはＤ／Ａ変換手段内部の記憶手段のテス
トを半導体集積回路の外部から行なっていた。
【００１８】このテストはデジタル信号処理手段のテス
トとは別に行なうため、テストに要する時間とテストベ
クトル数が膨大になるという問題点があった。
【００１９】この発明は上記問題点を解決するためにな
されたもので、Ａ／Ｄ変換手段あるいはＤ／Ａ変換手段
内部の記憶手段のテストを効率的に行うことができる、
記憶手段を内部にもつＡ／Ｄ変換手段あるいはＤ／Ａ変
換手段を有する半導体集積回路を得ることを目的とす
る。
【００２０】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路は、外部よりアナログ信号を受
けるアナログ信号入力端子と、外部よりテストモード信
号を受けるテストモード端子と、デジタルデータバス
と、前記アナログ信号入力端子を介して得られる前記ア
ナログ信号をＡ／Ｄ変換してデジタル信号を出力するＡ
／Ｄ変換手段と、前記デジタル信号を受け、該デジタル
信号に対し、種々のデジタル信号処理を施すデジタル信
号処理手段とを備えており、前記デジタル信号処理手段
は、第１のクロック信号を発生する第１のクロック信号
発生手段を備え、前記第１のクロック信号は前記デジタ
ル信号処理手段の外部にも出力され、前記第１のクロッ
ク信号に同期して読み書き可能な第１の記憶手段をさら
に備え、前記第１の記憶手段の良否を判定する記憶手段
テスト機能を有し、前記Ａ／Ｄ変換手段は、第２のクロ
ック信号を発生する第２のクロック信号発生手段と、前
記第１のクロック信号及び前記第２のクロック信号を受
け、前記テストモード信号に基づき、前記第１及び第２
のクロック信号のうち、一方の信号を選択クロック信号
として出力するクロック信号選択手段と、前記選択クロ
ック信号に同期して読み書き可能な第２の記憶手段とを
備え、前記第２の記憶手段は、前記デジタルデータバス
を介して読み書き可能に前記デジタル信号処理手段に接
続され、前記Ａ／Ｄ変換手段の前記クロック信号選択手
段は、前記テストモード信号が前記第２の記憶手段の良
否判定テストを指示するとき、前記第１のクロック信号
を前記選択クロック信号として出力し、それ以外のと
き、前記第２クロック信号を前記選択クロック信号とし
て出力し、前記デジタル信号処理手段は、前記テストモ
ード信号が前記第２の記憶手段の良否判定テストを指示
するとき、前記記憶手段テスト機能を用いて、前記デジ
タルデータバスを介して前記第２の記憶手段に対する読
み書きを実行することにより、前記第２の記憶手段に対
する良否判定テストを行う。
【００２１】この発明にかかる請求項２記載の半導体集
積回路は、アナログ信号出力端子と、外部よりテストモ
ード信号を受けるテストモード端子と、デジタルデータ
バスと、デジタル信号をＤ／Ａ変換してアナログ信号を
前記アナログ信号出力端子に出力するＤ／Ａ変換手段
と、前記デジタル信号に対し、種々のデジタル信号処理
を施すデジタル信号処理手段とを備えており、記デジタ
ル信号処理手段は、第１のクロック信号を発生する第１
のクロック信号発生手段を備え、前記第１のクロック信
号は前記デジタル信号処理手段の外部にも出力され、前
記第１のクロック信号に同期して読み書き可能な第１の
記憶手段をさらに備え、前記第１の記憶手段の良否を判
定する記憶手段テスト機能を有し、前記Ｄ／Ａ変換手段
は、第２のクロック信号を発生する第２のクロック信号
発生手段と、前記第１のクロック信号及び前記第２のク
ロック信号を受け、前記テストモード信号に基づき、前
記第１及び第２のクロック信号のうち、一方の信号を選
択クロック信号として出力するクロック信号選択手段
と、前記選択クロック信号に同期して読み書き可能な第
２の記憶手段とを備え、前記第２の記憶手段は、前記デ
ジタルデータバスを介して読み書き可能に前記デジタル
信号処理手段に接続され、前記Ｄ／Ａ変換手段の前記ク
ロック信号選択手段は、前記テストモード信号が前記第
２の記憶手段の良否判定テストを指示するとき、前記第
１のクロック信号を前記選択クロック信号として出力
し、それ以外のとき、前記第２クロック信号を前記選択
クロック信号として出力し、前記デジタル信号処理手段
は、前記テストモード信号が前記第２の記憶手段の良否
判定テストを指示するとき、前記記憶手段テスト機能を
用いて、前記デジタルデータバスを介して前記第２の記
憶手段に対する読み書きを実行することにより、前記第
２の記憶手段に対する良否判定テストを行う。
【００２２】この発明にかかる請求項３記載の半導体集
積回路は、外部より外部入力アナログ信号を受けるアナ
ログ信号入力端子と、アナログ信号出力端子と、外部よ
りテストモード信号を受けるテストモード端子と、デジ
タルデータバスと、前記外部入力アナログ信号をＡ／Ｄ
変換してデジタル信号を出力するとともに、該デジタル
信号をＤ／Ａ変換してＤ／Ａ変換アナログ信号を前記ア
ナログ信号出力端子に出力するＡ／Ｄ・Ｄ／Ａ変換手段
と、前記デジタル信号を受け、該デジタル信号に対し、
種々のデジタル信号処理を施すデジタル信号処理手段と
を備えており、前記デジタル信号処理手段は、第１のク
ロック信号を発生する第１のクロック信号発生手段を備
え、前記第１のクロック信号は前記デジタル信号処理手
段の外部にも出力され、前記第１のクロック信号に同期
して読み書き可能な第１の記憶手段をさらに備え、前記
第１の記憶手段の良否を判定する記憶手段テスト機能を
有し、前記Ａ／Ｄ・Ｄ／Ａ変換手段は、第２のクロック
信号を発生する第２のクロック信号発生手段と、前記第
１のクロック信号及び前記第２のクロック信号を受け、
前記テストモード信号に基づき、前記第１及び第２のク
ロック信号のうち、一方の信号を選択クロック信号とし
て出力するクロック信号選択手段と、前記選択クロック
信号に同期して読み書き可能な第２の記憶手段とを備
え、前記第２の記憶手段は、前記デジタルデータバスを
介して読み書き可能に前記デジタル信号処理手段に接続
され、前記Ａ／Ｄ・Ｄ／Ａ変換手段の前記クロック信号
選択手段は、前記テストモード信号が前記第２の記憶手
段の良否判定テストを指示するとき、前記第１のクロッ
ク信号を前記選択クロック信号として出力し、それ以外
のとき、前記第２クロック信号を前記選択クロック信号
として出力し、前記デジタル信号処理手段は、前記テス
トモード信号が前記第２の記憶手段の良否判定テストを
指示するとき、前記記憶手段テスト機能を用いて、前記
デジタルデータバスを介して前記第２の記憶手段に対す
る読み書きを実行することにより、前記第２の記憶手段
に対する良否判定テストを行う。
【００２３】望ましくは、請求項４記載の半導体集積回
路のように、前記デジタル信号処理手段は、内部の性能
を判定する自己診断テスト機能を有し、前記自己診断テ
スト機能は前記記憶手段テスト機能を含んでもよい。
【００２４】望ましくは、請求項５記載の半導体集積回
路のように、前記デジタル信号処理手段は、外部から監
視可能な良否判定端子をさらに備え、前記第２の記憶手
段に対する良否判定テストの判定結果情報を前記良否判
定端子に出力するようにしてもよい。
【００２５】望ましくは、請求項６記載の半導体集積回
路のように、外部より第１の外部クロック信号を受ける
第１のクロック入力端子と、外部より第２の外部クロッ
ク信号を受ける第２のクロック入力端子とをさらに備
え、前記第１のクロック信号発生手段は前記第１の外部
クロック信号に基づき前記第１のクロック信号を発生
し、前記第２のクロック信号発生手段は前記第２の外部
クロック信号に基づき前記第２のクロック信号を発生す
るようにしてもよい。
【００２６】この発明にかかる請求項７記載の半導体集
積回路は、外部よりアナログ信号を受けるアナログ信号
入力端子と、アナログ信号出力端子と、外部よりテスト
モード信号を受けるテストモード端子と、デジタルデー
タバスと、前記アナログ信号入力端子を介して得られる
前記アナログ信号をＡ／Ｄ変換してデジタル信号を出力
するＡ／Ｄ変換手段と、前記デジタル信号をＤ／Ａ変換
してアナログ信号を前記アナログ信号出力端子に出力す
るＤ／Ａ変換手段と、前記デジタル信号を受け、該デジ
タル信号に対し、種々のデジタル信号処理を施すデジタ
ル信号処理手段とを備えており、前記デジタル信号処理
手段は、第１のクロック信号を発生する第１のクロック
信号発生手段を備え、前記第１のクロック信号は前記デ
ジタル信号処理手段の外部にも出力され、前記第１のク
ロック信号に同期して読み書き可能な第１の記憶手段を
さらに備え、前記第１の記憶手段の良否を判定する記憶
手段テスト機能を有し、前記Ａ／Ｄ変換手段は、第２の
クロック信号を発生する第２のクロック信号発生手段
と、前記第１のクロック信号及び前記第２のクロック信
号を受け、前記テストモード信号に基づき、前記第１及
び第２のクロック信号のうち、一方の信号を第１の選択
クロック信号として出力する第１のクロック信号選択手
段と、前記第１の選択クロック信号に同期して読み書き
可能な第２の記憶手段とを備え、前記第２の記憶手段
は、前記デジタルデータバスを介して読み書き可能に前
記デジタル信号処理手段に接続され、前記Ｄ／Ａ変換手
段は、第３のクロック信号を発生する第３のクロック信
号発生手段と、前記第１のクロック信号及び前記第３の
クロック信号を受け、前記テストモード信号に基づき、
前記第１及び第３のクロック信号のうち、一方の信号を
第２の選択クロック信号として出力する第２のクロック
信号選択手段と、前記第２の選択クロック信号に同期し
て読み書き可能な第３の記憶手段とを備え、前記第３の
記憶手段は、前記デジタルデータバスを介して読み書き
可能に前記デジタル信号処理手段に接続され、前記Ａ／
Ｄ変換手段の前記第１のクロック信号選択手段は、前記
テストモード信号が前記第２の記憶手段の良否判定テス
トを指示するとき、前記第１のクロック信号を前記第１
の選択クロック信号として出力し、それ以外のとき、前
記第２のクロック信号を第１の前記選択クロック信号と
して出力し、前記Ｄ／Ａ変換手段の前記第２のクロック
信号選択手段は、前記テストモード信号が前記第３の記
憶手段の良否判定テストを指示するとき、前記第１のク
ロック信号を前記第２の選択クロック信号として出力
し、それ以外のとき、前記第３クロック信号を前記第２
の選択クロック信号として出力し、前記デジタル信号処
理手段は、前記テストモード信号が前記第２の記憶手段
の良否判定テストを指示するとき、前記記憶手段テスト
機能を用いて、前記デジタルデータバスを介して前記第
２の記憶手段に対する読み書きを実行することにより、
前記第２の記憶手段に対する良否判定テストを行い、前
記テストモード信号が前記第３の記憶手段の良否判定テ
ストを指示するとき、前記記憶手段テスト機能を用い
て、前記デジタルデータバスを介して前記第３の記憶手
段に対する読み書きを実行することにより、前記第３の
記憶手段に対する良否判定テストを行う。
【００２７】望ましくは、請求項８記載の半導体集積回
路のように、前記デジタル信号処理手段は、内部の性能
を判定する自己診断テスト機能を有し、前記自己診断テ
スト機能は前記記憶手段テスト機能を含んでもよい。
【００２８】望ましくは、請求項９記載の半導体集積回
路のように、前記デジタル信号処理手段は、外部から監
視可能な良否判定端子をさらに備え、前記第２の記憶手
段に対する良否判定テストの判定結果情報あるいは前記
第３の記憶手段に対する良否判定テストの判定結果情報
を前記良否判定端子に出力するようにしてもよい。
【００２９】望ましくは、請求項１０記載の半導体集積
回路のように、外部より第１の外部クロック信号を受け
る第１のクロック入力端子と、外部より第２の外部クロ
ック信号を受ける第２のクロック入力端子と、外部より
第３の外部クロック信号を受ける第３のクロック入力端
子とをさらに備え、前記第１のクロック信号発生手段
は、前記第１の外部クロック信号に基づき前記第１のク
ロック信号を発生し、前記第２のクロック信号発生手段
は前記第２の外部クロック信号に基づき前記第２のクロ
ック信号を発生し、前記第３のクロック信号発生手段は
前記第３の外部クロック信号に基づき前記第３のクロッ
ク信号を発生するようにしてもよい。
【００３０】
【作用】この発明における請求項１及び請求項４〜請求
項６記載の半導体集積回路において、外部より得られる
テストモード信号が第２の記憶手段の良否判定テストを
指示するとき、Ａ／Ｄ変換手段のクロック信号選択手段
は、第１のクロック信号を選択クロック信号として出力
し、デジタル信号処理手段は、自身に備わった記憶手段
テスト機能を用いて、デジタルデータバスを介して第２
の記憶手段に対する読み書きを実行することにより、第
２の記憶手段に対する良否判定テストを行う。
【００３１】したがって、テスト用の信号を外部から全
く付与することなく、第２の記憶手段の良否判定テスト
を指示するテストモード信号を外部から付与するだけ
で、Ａ／Ｄ変換手段の第２の記憶手段に対する良否テス
トを行うことができる。
【００３２】この発明における請求項２及び請求項４〜
請求項６記載の半導体集積回路において、外部より得ら
れるテストモード信号が第２の記憶手段の良否判定テス
トを指示するとき、Ｄ／Ａ変換手段のクロック信号選択
手段は、第１のクロック信号を選択クロック信号として
出力し、デジタル信号処理手段は、自身に備わった記憶
手段テスト機能を用いて、デジタルデータバスを介して
第２の記憶手段に対する読み書きを実行することによ
り、第２の記憶手段に対する良否判定テストを行う。
【００３３】したがって、テスト用の信号を外部から全
く付与することなく、第２の記憶手段の良否判定テスト
を指示するテストモード信号を外部から付与するだけ
で、Ｄ／Ａ変換手段の第２の記憶手段に対する良否テス
トを行うことができる。
【００３４】この発明における請求項３〜請求項６記載
の半導体集積回路において、外部より得られるテストモ
ード信号が第２の記憶手段の良否判定テストを指示する
とき、Ａ／Ｄ・Ｄ／Ａ変換手段のクロック信号選択手段
は、第１のクロック信号を選択クロック信号として出力
し、デジタル信号処理手段は、自身に備わった記憶手段
テスト機能を用いて、デジタルデータバスを介して第２
の記憶手段に対する読み書きを実行することにより、第
２の記憶手段に対する良否判定テストを行う。
【００３５】したがって、テスト用の信号を外部から全
く付与することなく、第２の記憶手段の良否判定テスト
を指示するテストモード信号を外部から付与するだけ
で、Ａ／Ｄ・Ｄ／Ａ変換手段の第２の記憶手段に対する
良否テストを行うことができる。
【００３６】この発明における請求項７〜請求項１０記
載の半導体集積回路において、外部より得られるテスト
モード信号が第２の記憶手段の良否判定テストを指示す
るとき、Ａ／Ｄ変換手段の第１のクロック信号選択手段
は、第１のクロック信号を第１の選択クロック信号とし
て出力し、デジタル信号処理手段は、自身に備わった記
憶手段テスト機能を用いて、デジタルデータバスを介し
て第２の記憶手段に対する読み書きを実行することによ
り、第２の記憶手段に対する良否判定テストを行う。
【００３７】また、外部より得られるテストモード信号
が第３の記憶手段の良否判定テストを指示するとき、Ｄ
／Ａ変換手段の第２のクロック信号選択手段は、第１の
クロック信号を第２の選択クロック信号として出力し、
デジタル信号処理手段は、自身に備わった記憶手段テス
ト機能を用いて、デジタルデータバスを介して第３の記
憶手段に対する読み書きを実行することにより、第３の
記憶手段に対する良否判定テストを行う。 したがっ
て、テスト用の信号を外部から全く付与することなく、
第２の記憶手段の良否判定テストを指示するテストモー
ド信号を外部から付与するだけで、Ａ／Ｄ変換手段の第
２の記憶手段に対する良否テストを行うことができ、第
３の記憶手段の良否判定テストを指示するテストモード
信号を外部から付与するだけで、Ｄ／Ａ変換手段の第３
の記憶手段に対する良否テストを行うことができる。
【００３８】
【実施例】
＜第１の実施例＞図１はこの発明の第１の実施例である
半導体集積回路の構成を示すブロック図である。図１に
示すように、半導体集積回路１は、Ａ／Ｄ変換器３とＤ
ＳＰ２とから構成される。
【００３９】Ａ／Ｄ変換器３は、アナログ信号入力端子
１１２を介して外部からアナログ信号を取り込み、Ａ／
Ｄ変換した後、内部のメモリ７１を活用してオーバーサ
ンプリング処理等を行う。
【００４０】Ａ／Ｄ変換器３は、クロック信号発生回路
６から出力される内部クロック信号Ｓ６に同期して上記
処理を実行する。クロック信号発生回路６は外部クロッ
ク入力端子１０７を介して得られる外部クロック信号に
基づき、内部クロック信号Ｓ６を発生する。
【００４１】クロック信号発生回路６の内部クロック信
号Ｓ６はクロックセレクタ８に入力される。クロックセ
レクタ８は、内部クロック信号Ｓ６とともにクロック信
号線１１４より得られるＤＳＰクロック信号Ｓ５を取り
込み、内部クロック信号Ｓ６及びＤＳＰクロック信号Ｓ
５のうち、通常時は、内部クロック信号Ｓ６を選択クロ
ック信号Ｓ８としてメモリ７１に出力し、テストモード
端子１１０からテストモード信号線１０を介してメモリ
７１のテストを指示するテストモード信号を受けると、
ＤＳＰクロック信号Ｓ５を選択クロック信号Ｓ８として
メモリ７１に出力する。
【００４２】Ａ／Ｄ変換器３内のメモリ７１はクロック
セレクタ８より得られる選択クロック信号Ｓ８に同期し
て動作し、読み出し及び書き込み動作を行う。また、メ
モリ７１は入出力端子１０２に接続されており、入出力
端子１０２を介してデジタルデータバス４上のデジタル
信号との入出力を行うことができる。
【００４３】一方、ＤＳＰ２は、入出力端子１０１を介
して入出力されうデジタルデータバス４上のデジタル信
号及び外部データ入出力端子１０５を介して入出力され
るデジタル信号に対し、エンコード処理、デコード処理
等の種々のデジタル信号処理を施す。この際、クロック
信号発生回路５から発生される内部クロック信号である
ＤＳＰクロック信号Ｓ５に同期して動作する。クロック
信号発生回路５は外部クロック入力端子１０６より得ら
れる外部クロック信号に基づきＤＳＰクロック信号Ｓ５
を発生する。
【００４４】ＤＳＰ２は、テストモード端子１１０から
テストモード信号線１０を介して、自己診断テストを指
示するテストモード信号を受けると、メモリ２１等の内
部回路の自己診断テストを実行する。また、テストモー
ド端子１１０からテストモード信号線１０を介して、Ａ
／Ｄ変換器３のメモリ７１のテストを指示するテストモ
ード信号を受けると、メモリ制御信号線９を介して、メ
モリ７１の書き込み動作及び読み出し動作を制御する読
み書き制御信号Ｓ９をメモリ７１に出力し、メモリ７１
に対するメモリのテストを行う。
【００４５】このメモリのテスト手順は、ＤＳＰ２内部
のプラグラム格納用メモリに予め書き込まれており、Ｄ
ＳＰ２の自己診断用の内部のメモリ２１に対するテスト
をそのまま転用している。なお、１０３はテスト結果で
あるＦａｉｌ情報を出力するためのフェイルフラグ端
子、１０４は外部アドレス端子である。
【００４６】図２は、第１の実施例の半導体集積回路の
テスト動作を示すフローチャートである。
【００４７】そして、ステップＳ１２でＤＳＰ２の自己
診断テストの結果が判定され、Ｆａｉｌならば、ステッ
プＳ１５でＦａｉｌ情報がフェイルフラグ端子１０３に
出力されて処理を終了する。一方、自己診断テストの結
果がＰａｓｓならば、ステップＳ１３に移行する。
【００４８】ステップＳ１３で、外部からテストモード
端子１１０を介してＡ／Ｄ変換器３のメモリ７１のテス
トを指示するテストモード信号をＤＳＰ２及びＡ／Ｄ変
換器３のクロックセレクタ８に与える。すると、クロッ
クセレクタ８は、ＤＳＰクロック信号Ｓ５を選択クロッ
ク信号Ｓ８としてメモリ７１に出力する。その結果、メ
モリ７１はＤＳＰ２の動作クロックであるＤＳＰクロッ
ク信号Ｓ５に同期して読み書き動作が可能となる。
【００４９】この状況下で、ＤＳＰ２により、内部のメ
モリに格納されたメモリテスト手順に従い、メモリ制御
信号線９を介して読み出しあるいは書き込み制御信号を
メモリ７１に与え、入出力端子１０２、デジタルデータ
バス４及び入出力端子１０１を介して、メモリ７１に対
するデジタルデータの書き込み及び読み出し動作を行う
ことにより、Ａ／Ｄ変換器３のメモリ７１に対するテス
トを実行する。
【００５０】Ａ／Ｄ変換器３のメモリ７１に対するメモ
リテストは、ＤＳＰ２の内部のメモリ２１に対するメモ
リテストと同内容のメモリテストであり、その具体的な
方法は、疑似乱数発生やデータ圧縮など既知の方法であ
るため、ここでは特に記述しない。
【００５１】そして、ステップＳ１４で、メモリテスト
の結果が判定され、Ｆａｉｌならば、ステップＳ１５で
Ｆａｉｌ情報がフェイルフラグ端子１０３に出力されて
処理が終了する。一方、自己診断テストの結果がＰａｓ
ｓならば、何もせず処理が終了する。
【００５２】上記テストを行った後、Ｆａｉｌフラグ端
子１０３からのＦａｉｌ情報の有無を外部から監視する
ことにより外部でテスト結果情報を得ることができる。
また、Ｆａｉｌの状態は外部アドレス端子１０４及び外
部データ端子１０５によりＦａｉｌアドレスとデータと
して外部から知ることができる。その出力方法として
は、自己診断プログラム中にに記述して行うソフトウェ
ア的な処理、ＤＳＰ２内をスルーして出力可能なように
するハードウェア的な処理が考えられる。
【００５３】このように、第１の実施例の半導体集積回
路は、Ａ／Ｄ変換器３のメモリ７１に対するテストをＤ
ＳＰ２の内部のメモリ２１に対するテストを転用して実
行可能にしたため、外部からはＡ／Ｄ変換器３のメモリ
７１のメモリテストの実行を指示するテストモード信号
を付与するだけでよく、メモリ７１の容量に応じたテス
トベクトルを準備する必要もなく、テストを効率的に行
うことができる。
【００５４】＜第２の実施例＞図３はこの発明の第２の
実施例である半導体集積回路の構成を示すブロック図で
ある。図３に示すように、半導体集積回路１は、Ｄ／Ａ
変換器１２とＤＳＰ２とから構成される。
【００５５】Ｄ／Ａ変換器１２は、メモリ７２等から得
られるデジタル信号をＤ／Ａ変換しアナログフィルタリ
ング処理等を施した後、アナログ信号出力端子１１３を
介して外部にアナログ信号を出力する。
【００５６】Ｄ／Ａ変換器１２は、クロック信号発生回
路６′から出力される内部クロック信号Ｓ６′に同期し
て上記処理を実行する。クロック信号発生回路６′は外
部クロック入力端子１０７′を介して得られる外部クロ
ック信号に基づき、内部クロック信号Ｓ６′を発生す
る。
【００５７】クロック信号発生回路６′の内部クロック
信号Ｓ６′はクロックセレクタ８′に入力される。クロ
ックセレクタ８′は、内部クロック信号Ｓ６′とともに
クロック信号線１１４より得られるＤＳＰクロック信号
Ｓ５を取り込み、内部クロック信号Ｓ６′及びＤＳＰク
ロック信号Ｓ５のうち、通常時は、内部クロック信号Ｓ
６′を選択クロック信号Ｓ８′としてメモリ７２に出力
し、テストモード端子１１０からテストモード信号線１
０を介してメモリ７２のテストを指示するテストモード
信号を受けると、ＤＳＰクロック信号Ｓ５を選択クロッ
ク信号Ｓ８′としてメモリ７２に出力する。
【００５８】Ｄ／Ａ変換器１２内のメモリ７２はクロッ
クセレクタ８′より得られる選択クロック信号Ｓ８′に
同期して動作し、読み出し及び書き込み動作を行う。ま
た、メモリ７２は入出力端子１０２′に接続されてお
り、入出力端子１０２′を介してデジタルデータバス４
上のデジタル信号との入出力を行うことができる。
【００５９】一方、ＤＳＰ２は、入出力端子１０１を介
して入出力されるデジタルデータバス４上のデジタル信
号及び外部データ入出力端子１０５を介して入出力され
るデジタル信号に対し、エンコード処理、デコード処理
等の種々のデジタル信号処理を施す。この際、クロック
信号発生回路５から発生される内部クロック信号である
ＤＳＰクロック信号Ｓ５に同期して動作する。クロック
信号発生回路５は外部クロック入力端子１０６より得ら
れる外部クロック信号に基づきＤＳＰクロック信号Ｓ５
を発生する。
【００６０】ＤＳＰ２は、テストモード端子１１０から
テストモード信号線１０を介して、自己診断テストを指
示するテストモード信号を受けると、メモリ２１等の内
部回路の自己診断テストを実行する。また、テストモー
ド端子１１０からテストモード信号線１０を介して、Ｄ
／Ａ変換器１２のメモリ７２のテストを指示するテスト
モード信号を受けると、メモリ制御信号線９を介して、
メモリ７２の書き込み動作及び読み出し動作を制御する
読み書き制御信号Ｓ９をメモリ７２に出力し、メモリ７
２に対するメモリのテストを行う。
【００６１】このメモリのテスト手順は、ＤＳＰ２内部
のプラグラム格納用メモリに予め書き込まれており、Ｄ
ＳＰ２の自己診断用の内部のメモリ２１に対するテスト
をそのまま転用している。なお、１０３はテスト結果で
あるＦａｉｌ情報を出力するためのフェイルフラグ端
子、１０４は外部アドレス端子である。
【００６２】図４は、第２の実施例の半導体集積回路の
テスト動作を示すフローチャートである。
【００６３】図４を参照して、まず、ステップＳ２１
で、外部からテストモード端子１１０を介してＤＳＰ２
の自己診断テストを指示するテストモード信号をＤＳＰ
２に与えることにより、ＤＳＰ２の自己診断がなされ、
メモリ２１等のＤＳＰ２の内部回路がテストされる。自
己診断の手順を示したプログラムは、第１の実施例同
様、既にＤＳＰ２内部に書き込まれている。
【００６４】そして、ステップＳ２２でＤＳＰ２の自己
診断テストの結果が判定され、Ｆａｉｌならば、ステッ
プＳ２５でＦａｉｌ情報がフェイルフラグ端子１０３に
出力されて処理を終了する。一方、自己診断テストの結
果がＰａｓｓならば、ステップＳ２３に移行する。
【００６５】ステップＳ２３で、外部からテストモード
端子１１０を介してＤ／Ａ変換器１２のメモリ７２のテ
ストを指示するテストモード信号をＤＳＰ２及びＤ／Ａ
変換器１２のクロックセレクタ８′に与える。すると、
クロックセレクタ８′は、ＤＳＰクロック信号Ｓ５を選
択クロック信号Ｓ８′としてメモリ７２に出力する。そ
の結果、メモリ７２はＤＳＰ２の動作クロックであるＤ
ＳＰクロック信号Ｓ５に同期して読み書き動作が可能と
なる。
【００６６】この状況下で、ＤＳＰ２により、内部のメ
モリに格納されたメモリテスト手順に従い、メモリ制御
信号線９を介して読み出しあるいは書き込み制御信号を
メモリ７２に与え、入出力端子１０２′、デジタルデー
タバス４及び入出力端子１０１を介して、メモリ７２に
対するデジタルデータの書き込み及び読み出し動作を行
うことにより、Ｄ／Ａ変換器１２のメモリ７２に対する
テストを実行する。
【００６７】Ｄ／Ａ変換器１２のメモリ７２に対するメ
モリテストは、第１の実施例同様、ＤＳＰ２の内部のメ
モリ２１に対するメモリテストと同内容のメモリテスト
である。
【００６８】そして、ステップＳ２４で、メモリテスト
の結果が判定され、Ｆａｉｌならば、ステップＳ２５で
Ｆａｉｌ情報がフェイルフラグ端子１０３に出力されて
処理が終了する。一方、自己診断テストの結果がＰａｓ
ｓならば、何もせず処理が終了する。
【００６９】上記テストを行った後、Ｆａｉｌフラグ端
子１０３からのＦａｉｌ情報の有無を外部から監視する
ことにより外部でテスト結果情報を得ることができる。
また、第１の実施例同様、Ｆａｉｌの状態は外部アドレ
ス端子１０４及び外部データ端子１０５によりＦａｉｌ
アドレスとデータとして外部から知ることができる。
【００７０】このように、第２の実施例の半導体集積回
路は、Ｄ／Ａ変換器１２のメモリ７２に対するテストを
ＤＳＰ２の内部のメモリ２１に対するテストを転用して
実行可能にしたため、外部からはＤ／Ａ変換器１２のメ
モリ７２のメモリテストの実行を指示するテストモード
信号を付与するだけでよく、メモリ７２の容量に応じた
テストベクトルを準備する必要もなく、テストを効率的
に行うことができる。
【００７１】＜第３の実施例＞図５はこの発明の第３の
実施例である半導体集積回路の構成を示すブロック図で
ある。図５に示すように、半導体集積回路１は、Ａ／Ｄ
変換器３、Ｄ／Ａ変換器１２及びＤＳＰ２から構成され
る。
【００７２】Ａ／Ｄ変換器３は、アナログ信号入力端子
１１２を介して外部からアナログ信号を取り込み、Ａ／
Ｄ変換した後、内部のメモリ７１を活用してオーバーサ
ンプリング処理等を行う。
【００７３】Ａ／Ｄ変換器３は、クロック信号発生回路
６から出力される内部クロック信号Ｓ６に同期して上記
処理を実行する。クロック信号発生回路６は外部クロッ
ク入力端子１０７を介して得られる外部クロック信号に
基づき、内部クロック信号Ｓ６を発生する。
【００７４】クロック信号発生回路６の内部クロック信
号Ｓ６はクロックセレクタ８に入力される。クロックセ
レクタ８は、内部クロック信号Ｓ６とともにクロック信
号線１１４より得られるＤＳＰクロック信号Ｓ５を取り
込み、内部クロック信号Ｓ６及びＤＳＰクロック信号Ｓ
５のうち、通常時は、内部クロック信号Ｓ６を選択クロ
ック信号Ｓ８としてメモリ７１に出力し、テストモード
端子１１０からテストモード信号線１０を介してメモリ
７１のテストを指示するテストモード信号を受けると、
ＤＳＰクロック信号Ｓ５を選択クロック信号Ｓ８として
メモリ７１に出力する。
【００７５】Ａ／Ｄ変換器３内のメモリ７１はクロック
セレクタ８より得られる選択クロック信号Ｓ８に同期し
て動作し、読み出し及び書き込み動作を行う。また、メ
モリ７１は入出力端子１０２に接続されており、入出力
端子１０２を介してデジタルデータバス４上のデジタル
信号との入出力を行うことができる。
【００７６】また、Ｄ／Ａ変換器１２は、メモリ７２等
から得られるデジタル信号をＤ／Ａ変換しアナログフィ
ルタリング処理等を施した後、アナログ信号出力端子１
１３を介して外部にアナログ信号を出力する。
【００７７】Ｄ／Ａ変換器１２は、クロック信号発生回
路６′から出力される内部クロック信号Ｓ６′に同期し
て上記処理を実行する。クロック信号発生回路６′は外
部クロック入力端子１０７′を介して得られる外部クロ
ック信号に基づき、内部クロック信号Ｓ６′を発生す
る。
【００７８】クロック信号発生回路６′の内部クロック
信号Ｓ６′はクロックセレクタ８′に入力される。クロ
ックセレクタ８′は、内部クロック信号Ｓ６′とともに
クロック信号線１１４より得られるＤＳＰクロック信号
Ｓ５を取り込み、内部クロック信号Ｓ６′及びＤＳＰク
ロック信号Ｓ５のうち、通常時は、内部クロック信号Ｓ
６′を選択クロック信号Ｓ８′としてメモリ７２に出力
し、テストモード端子１１０からテストモード信号線１
０を介してメモリ７２のテストを指示するテストモード
信号を受けると、ＤＳＰクロック信号Ｓ５を選択クロッ
ク信号Ｓ８′としてメモリ７２に出力する。
【００７９】Ｄ／Ａ変換器１２内のメモリ７２はクロッ
クセレクタ８′より得られる選択クロック信号Ｓ８′に
同期して動作し、読み出し及び書き込み動作を行う。ま
た、メモリ７２は入出力端子１０２′に接続されてお
り、入出力端子１０２′を介してデジタルデータバス４
上のデジタル信号との入出力を行うことができる。
【００８０】一方、ＤＳＰ２は、入出力端子１０１を介
して入出力されるデジタルデータバス４上のデジタル信
号及び外部データ入出力端子１０５を介して入出力され
るデジタル信号に対し、エンコード処理、デコード処理
等の種々のデジタル信号処理を施す。この際、クロック
信号発生回路５から発生される内部クロック信号である
ＤＳＰクロック信号Ｓ５に同期して動作する。クロック
信号発生回路５は外部クロック入力端子１０６より得ら
れる外部クロック信号に基づきＤＳＰクロック信号Ｓ５
を発生する。
【００８１】ＤＳＰ２は、テストモード端子１１０から
テストモード信号線１０を介して、自己診断テストを指
示するテストモード信号を受けると、メモリ２１等の内
部回路の自己診断テストを実行する。
【００８２】また、テストモード端子１１０からテスト
モード信号線１０を介して、Ａ／Ｄ変換器３のメモリ７
１のテストを指示するテストモード信号を受けると、メ
モリ制御信号線９を介して、メモリ７１の書き込み動作
及び読み出し動作を制御する読み書き制御信号Ｓ９をメ
モリ７１に出力し、メモリ７１に対するメモリのテスト
を行う。そして、テストモード端子１１０からテストモ
ード信号線１０を介して、Ｄ／Ａ変換器１２のメモリ７
２のテストを指示するテストモード信号を受けると、メ
モリ制御信号線９を介して、メモリ７２の書き込み動作
及び読み出し動作を制御する読み書き制御信号Ｓ９をメ
モリ７２に出力し、メモリ７２に対するメモリのテスト
を行う。
【００８３】これらのＡ／Ｄ変換器３及びＤ／Ａ変換器
１２に対するメモリテスト手順は、ＤＳＰ２内部のプラ
グラム格納用メモリに予め書き込まれており、ＤＳＰ２
の自己診断用の内部のメモリ２１に対するテストをその
まま転用している。なお、１０３はテスト結果であるＦ
ａｉｌ情報を出力するためのフェイルフラグ端子、１０
４は外部アドレス端子である。
【００８４】図６は、第３の実施例の半導体集積回路の
テスト動作を示すフローチャートである。
【００８５】図６を参照して、まず、ステップＳ３１
で、外部からテストモード端子１１０を介してＤＳＰ２
の自己診断テストを指示するテストモード信号をＤＳＰ
２に与えることにより、ＤＳＰ２の自己診断がなされ、
メモリ２１等のＤＳＰ２の内部回路がテストされる。自
己診断の手順を示したプログラムは、第１及び第２の実
施例同様、既にＤＳＰ２内部に書き込まれている。
【００８６】そして、ステップＳ３２でＤＳＰ２の自己
診断テストの結果が判定され、Ｆａｉｌならば、ステッ
プＳ３７でＦａｉｌ情報がフェイルフラグ端子１０３に
出力されて処理を終了する。一方、自己診断テストの結
果がＰａｓｓならば、ステップＳ３３に移行する。
【００８７】ステップＳ３３で、外部からテストモード
端子１１０を介してＡ／Ｄ変換器３のメモリ７１のテス
トを指示するテストモード信号をＤＳＰ２及びＡ／Ｄ変
換器３のクロックセレクタ８に与える。すると、クロッ
クセレクタ８は、ＤＳＰクロック信号Ｓ５を選択クロッ
ク信号Ｓ８としてメモリ７１に出力する。その結果、メ
モリ７１はＤＳＰ２の動作クロックであるＤＳＰクロッ
ク信号Ｓ５に同期して読み書き動作が可能となる。
【００８８】この状況下で、ＤＳＰ２により、内部のメ
モリに格納されたメモリテスト手順に従い、メモリ制御
信号線９を介して読み出しあるいは書き込み制御信号を
メモリ７１に与え、入出力端子１０２、デジタルデータ
バス４及び入出力端子１０１を介して、メモリ７１に対
するデジタルデータの書き込み及び読み出し動作を行う
ことにより、Ａ／Ｄ変換器３のメモリ７１に対するテス
トを実行する。
【００８９】Ａ／Ｄ変換器３のメモリ７１に対するメモ
リテストは、第１及び第２の実施例同様、ＤＳＰ２の内
部のメモリ２１に対するメモリテストと同内容のメモリ
テストである。
【００９０】そして、ステップＳ３４で、メモリテスト
の結果が判定され、Ｆａｉｌならば、ステップＳ３７で
Ｆａｉｌ情報がフェイルフラグ端子１０３に出力されて
処理が終了する。一方、自己診断テストの結果がＰａｓ
ｓならば、ステップＳ３５に移行する。
【００９１】ステップＳ３５で、外部からテストモード
端子１１０を介してＤ／Ａ変換器１２のメモリ７２のテ
ストを指示するテストモード信号をＤＳＰ２及びＤ／Ａ
変換器１２のクロックセレクタ８′に与える。すると、
クロックセレクタ８′は、ＤＳＰクロック信号Ｓ５を選
択クロック信号Ｓ８′としてメモリ７２に出力する。そ
の結果、メモリ７２はＤＳＰ２の動作クロックであるＤ
ＳＰクロック信号Ｓ５に同期して読み書き動作が可能と
なる。
【００９２】この状況下で、ＤＳＰ２により、内部のメ
モリに格納されたメモリテスト手順に従い、メモリ制御
信号線９を介して読み出しあるいは書き込み制御信号を
メモリ７２に与え、入出力端子１０２′、デジタルデー
タバス４及び入出力端子１０１を介して、メモリ７２に
対するデジタルデータの書き込み及び読み出し動作を行
うことにより、Ｄ／Ａ変換器１２のメモリ７２に対する
テストを実行する。
【００９３】Ｄ／Ａ変換器１２のメモリ７２に対するメ
モリテストは、第１及び第２のの実施例同様、ＤＳＰ２
の内部のメモリ２１に対するメモリテストと同内容のメ
モリテストである。
【００９４】そして、ステップＳ３６で、メモリテスト
の結果が判定され、Ｆａｉｌならば、ステップＳ３７で
Ｆａｉｌ情報がフェイルフラグ端子１０３に出力されて
処理が終了する。一方、自己診断テストの結果がＰａｓ
ｓならば、何もせず処理が終了する。
【００９５】上記テストを行った後、Ｆａｉｌフラグ端
子１０３からのＦａｉｌ情報の有無を外部から監視する
ことにより外部でテスト結果情報を得ることができる。
また、第１及び第２の実施例同様、Ｆａｉｌの状態は外
部アドレス端子１０４及び外部データ端子１０５により
Ｆａｉｌアドレスとデータとして外部から知ることがで
きる。
【００９６】このように、第３の実施例の半導体集積回
路は、Ａ／Ｄ変換器３のメモリ７１及びＤ／Ａ変換器１
２のメモリ７２に対するテストをＤＳＰ２の内部のメモ
リ２１に対するテストを転用して実行可能にしたため、
外部からはＡ／Ｄ変換器３のメモリ７１あるいはＤ／Ａ
変換器１２のメモリ７２のメモリテストの実行を指示す
るテストモード信号を付与するだけでよく、メモリ７１
の容量に応じたテストベクトルを準備する必要もなく、
テストを効率的に行うことができる。
【００９７】＜第４の実施例＞図７はこの発明の第４の
実施例である半導体集積回路の構成を示すブロック図で
ある。図７に示すように、半導体集積回路１は、Ａ／Ｄ
＆Ｄ／Ａ変換器１３及びＤＳＰ２から構成される。
【００９８】Ａ／Ｄ＆Ｄ／Ａ変換器１３は、アナログ信
号入力端子１１２を介して外部からアナログ信号を取り
込み、Ａ／Ｄ変換した後、内部のメモリ７３を活用して
オーバーサンプリング処理等を行う。さらに、Ａ／Ｄ＆
Ｄ／Ａ変換器１３は、メモリ７３等から得られるデジタ
ル信号をＤ／Ａ変換しアナログフィルタリング処理等を
施した後、アナログ信号出力端子１１３を介して外部に
アナログ信号を出力する。
【００９９】Ａ／Ｄ＆Ｄ／Ａ変換器１３は、クロック信
号発生回路６から出力される内部クロック信号Ｓ６に同
期して上記処理を実行する。クロック信号発生回路６は
外部クロック入力端子１０７を介して得られる外部クロ
ック信号に基づき、内部クロック信号Ｓ６を発生する。
【０１００】クロック信号発生回路６の内部クロック信
号Ｓ６はクロックセレクタ８に入力される。クロックセ
レクタ８は、内部クロック信号Ｓ６とともにクロック信
号線１１４を介して得られるＤＳＰクロック信号Ｓ５を
取り込み、内部クロック信号Ｓ６及びＤＳＰクロック信
号Ｓ５のうち、通常時は、内部クロック信号Ｓ６を選択
クロック信号Ｓ８としてメモリ７３に出力し、テストモ
ード端子１１０からテストモード信号線１０を介してメ
モリ７３のテストを指示するテストモード信号を受ける
と、ＤＳＰクロック信号Ｓ５を選択クロック信号Ｓ８と
してメモリ７３に出力する。
【０１０１】Ａ／Ｄ＆Ｄ／Ａ変換器１３内のメモリ７３
はクロックセレクタ８より得られる選択クロック信号Ｓ
８に同期して動作し、読み出し及び書き込み動作を行
う。また、メモリ７３は入出力端子１０２に接続されて
おり、入出力端子１０２を介してデジタルデータバス４
上のデジタル信号との入出力を行うことができる。
【０１０２】一方、ＤＳＰ２は、入出力端子１０１を介
して入出力されるデジタルデータバス４上のデジタル信
号及び外部データ入出力端子１０５を介して入出力され
るデジタル信号に対し、エンコード処理、デコード処理
等の種々のデジタル信号処理を施す。この際、クロック
信号発生回路５から発生される内部クロック信号である
ＤＳＰクロック信号Ｓ５に同期して動作する。クロック
信号発生回路５は外部クロック入力端子１０６より得ら
れる外部クロック信号に基づきＤＳＰクロック信号Ｓ５
を発生する。
【０１０３】ＤＳＰ２は、テストモード端子１１０から
テストモード信号線１０を介して、自己診断テストを指
示するテストモード信号を受けると、メモリ２１等の内
部回路の自己診断テストを実行する。
【０１０４】また、テストモード端子１１０からテスト
モード信号線１０を介して、Ａ／Ｄ＆Ｄ／Ａ変換器１３
のメモリ７３のテストを指示するテストモード信号を受
けると、メモリ制御信号線９を介して、メモリ７３の書
き込み動作及び読み出し動作を制御する読み書き制御信
号Ｓ９をメモリ７３に出力し、メモリ７３に対するメモ
リのテストを行う。
【０１０５】このＡ／Ｄ＆Ｄ／Ａ変換器１３に対するメ
モリテスト手順は、ＤＳＰ２内部のプラグラム格納用メ
モリに予め書き込まれており、ＤＳＰ２の自己診断用の
内部のメモリ２１に対するテストをそのまま転用してい
る。なお、１０３はテスト結果であるＦａｉｌ情報を出
力するためのフェイルフラグ端子、１０４は外部アドレ
ス端子である。
【０１０６】図８は、第４の実施例の半導体集積回路の
テスト動作を示すフローチャートである。
【０１０７】図８を参照して、まず、ステップＳ４１
で、外部からテストモード端子１１０を介してＤＳＰ２
の自己診断テストを指示するテストモード信号をＤＳＰ
２に与えることにより、ＤＳＰ２の自己診断がなされ、
メモリ２１等のＤＳＰ２の内部回路がテストされる。自
己診断の手順を示したプログラムは、第１〜第３の実施
例同様、既にＤＳＰ２内部に書き込まれている。
【０１０８】そして、ステップＳ４２でＤＳＰ２の自己
診断テストの結果が判定され、Ｆａｉｌならば、ステッ
プＳ４５でＦａｉｌ情報がフェイルフラグ端子１０３に
出力されて処理を終了する。一方、自己診断テストの結
果がＰａｓｓならば、ステップＳ４３に移行する。
【０１０９】ステップＳ４３で、外部からテストモード
端子１１０を介してＡ／Ｄ＆Ｄ／Ａ変換器１３のメモリ
７３のテストを指示するテストモード信号をＤＳＰ２及
びＡ／Ｄ＆Ｄ／Ａ変換器１３のクロックセレクタ８に与
える。すると、クロックセレクタ８は、ＤＳＰクロック
信号Ｓ５を選択クロック信号Ｓ８としてメモリ７３に出
力する。その結果、メモリ７３はＤＳＰ２の動作クロッ
クであるＤＳＰクロック信号Ｓ５に同期して読み書き動
作が可能となる。
【０１１０】この状況下で、ＤＳＰ２により、内部のメ
モリに格納されたメモリテスト手順に従い、メモリ制御
信号線９を介して読み出しあるいは書き込み制御信号を
メモリ７３に与え、入出力端子１０２、デジタルデータ
バス４及び入出力端子１０１を介して、メモリ７３に対
するデジタルデータの書き込み及び読み出し動作を行う
ことにより、Ａ／Ｄ＆Ｄ／Ａ変換器１３のメモリ７３に
対するテストを実行する。
【０１１１】Ａ／Ｄ＆Ｄ／Ａ変換器１３のメモリ７３に
対するメモリテストは、第１〜第３の実施例同様、ＤＳ
Ｐ２の内部のメモリ２１に対するメモリテストと同内容
のメモリテストである。
【０１１２】そして、ステップＳ４４で、メモリテスト
の結果が判定され、Ｆａｉｌならば、ステップＳ４５で
Ｆａｉｌ情報がフェイルフラグ端子１０３に出力されて
処理が終了する。一方、自己診断テストの結果がＰａｓ
ｓならば、何もせず処理が終了する。
【０１１３】上記テストを行った後、Ｆａｉｌフラグ端
子１０３からのＦａｉｌ情報の有無を外部から監視する
ことにより外部でテスト結果情報を得ることができる。
また、第１〜第３の実施例同様、Ｆａｉｌの状態は外部
アドレス端子１０４及び外部データ端子１０５によりＦ
ａｉｌアドレスとデータとして外部から知ることができ
る。
【０１１４】このように、第４の実施例の半導体集積回
路は、Ａ／Ｄ＆Ｄ／Ａ変換器１３のメモリ７３に対する
テストをＤＳＰ２の内部のメモリ２１に対するテストを
転用して実行可能にしたため、外部からはＡ／Ｄ＆Ｄ／
Ａ変換器１３のメモリ７３のメモリテストの実行を指示
するテストモード信号を付与するだけでよく、メモリ７
３の容量に応じたテストベクトルを準備する必要もな
く、テストを効率的に行うことができる。
【０１１５】＜その他＞上記第１〜第４の実施例で述べ
たメモリ７１〜７３は、ＲＡＭ，ＲＯＭ等に限定されな
いのは勿論である。また、メモリ７１〜７３がＲＯＭの
場合、ＤＳＰ２からのＤＳＰクロック信号Ｓ５により、
ＲＯＭのアドレスを１ずつインクリメントして、格納デ
ータをＤＳＰ２に順次読み出し、ＤＳＰ２において読み
出した全データを圧縮してテストを行うことも可能であ
る。
【０１１６】
【発明の効果】以上説明したように、この発明における
請求項１及び請求項４〜請求項６記載の半導体集積回路
において、外部より得られるテストモード信号が第２の
記憶手段の良否判定テストを指示するとき、Ａ／Ｄ変換
手段のクロック信号選択手段は、第１のクロック信号を
選択クロック信号として出力し、デジタル信号処理手段
は、自身に備わった記憶手段テスト機能を用いて、デジ
タルデータバスを介して第２の記憶手段に対する読み書
きを実行することにより、第２の記憶手段に対する良否
判定テストを行う。
【０１１７】その結果、テスト用の信号を外部から全く
付与することなく、第２の記憶手段の良否判定テストを
指示するテストモード信号を外部から付与するだけで、
第２の記憶手段に対する良否テストを行うことができる
ため、Ａ／Ｄ変換手段の第２の記憶手段に対する良否テ
ストを効率的に行うことができる。
【０１１８】この発明における請求項２及び請求項４〜
請求項６記載の半導体集積回路において、外部より得ら
れるテストモード信号が第２の記憶手段の良否判定テス
トを指示するとき、Ｄ／Ａ変換手段のクロック信号選択
手段は、第１のクロック信号を選択クロック信号として
出力し、デジタル信号処理手段は、自身に備わった記憶
手段テスト機能を用いて、デジタルデータバスを介して
第２の記憶手段に対する読み書きを実行することによ
り、第２の記憶手段に対する良否判定テストを行う。
【０１１９】その結果、テスト用の信号を外部から全く
付与することなく、第２の記憶手段の良否判定テストを
指示するテストモード信号を外部から付与するだけで、
第２の記憶手段に対する良否テストを行うことができる
ため、Ｄ／Ａ変換手段の第２の記憶手段に対する良否テ
ストを効率的に行うことができる。
【０１２０】この発明における請求項３〜請求項６記載
の半導体集積回路において、外部より得られるテストモ
ード信号が第２の記憶手段の良否判定テストを指示する
とき、Ａ／Ｄ・Ｄ／Ａ変換手段のクロック信号選択手段
は、第１のクロック信号を選択クロック信号として出力
し、デジタル信号処理手段は、自身に備わった記憶手段
テスト機能を用いて、デジタルデータバスを介して第２
の記憶手段に対する読み書きを実行することにより、第
２の記憶手段に対する良否判定テストを行う。
【０１２１】その結果、テスト用の信号を外部から全く
付与することなく、第２の記憶手段の良否判定テストを
指示するテストモード信号を外部から付与するだけで、
第２の記憶手段に対する良否テストを行うことができる
ため、Ａ／Ｄ・Ｄ／Ａ変換手段の第２の記憶手段に対す
る良否テストを効率的に行うことができる。
【０１２２】この発明における請求項７〜請求項１０記
載の半導体集積回路において、外部より得られるテスト
モード信号が第２の記憶手段の良否判定テストを指示す
るとき、Ａ／Ｄ変換手段の第１のクロック信号選択手段
は、第１のクロック信号を第１の選択クロック信号とし
て出力し、デジタル信号処理手段は、自身に備わった記
憶手段テスト機能を用いて、デジタルデータバスを介し
て第２の記憶手段に対する読み書きを実行することによ
り、第２の記憶手段に対する良否判定テストを行う。
【０１２３】また、外部より得られるテストモード信号
が第３の記憶手段の良否判定テストを指示するとき、Ｄ
／Ａ変換手段の第２のクロック信号選択手段は、第１の
クロック信号を第２の選択クロック信号として出力し、
デジタル信号処理手段は、自身に備わった記憶手段テス
ト機能を用いて、デジタルデータバスを介して第３の記
憶手段に対する読み書きを実行することにより、第３の
記憶手段に対する良否判定テストを行う。
【０１２４】その結果、テスト用の信号を外部から全く
付与することなく、第２の記憶手段の良否判定テストを
指示するテストモード信号を外部から付与するだけで、
第２の記憶手段に対する良否テストを行うことができ、
第３の記憶手段の良否判定テストを指示するテストモー
ド信号を外部から付与するだけで、第３の記憶手段に対
する良否テストを行うことができるため、Ａ／Ｄ変換手
段の第２の記憶手段及びＤ／Ａ変換手段の第３の記憶手
段それぞれに対する良否テストを効率的に行うことがで
きる。
【図面の簡単な説明】
【図１】この発明の第１の実施例である半導体集積回路
の構成を示すブロック図である。
【図２】図１の半導体集積回路のテスト動作を示すフロ
ーチャートである。
【図３】この発明の第２の実施例である半導体集積回路
の構成を示すブロック図である。
【図４】図３の半導体集積回路のテスト動作を示すフロ
ーチャートである。
【図５】この発明の第３の実施例である半導体集積回路
の構成を示すブロック図である。
【図６】図５の半導体集積回路のテスト動作を示すフロ
ーチャートである。
【図７】この発明の第４の実施例である半導体集積回路
の構成を示すブロック図である。
【図８】図７の半導体集積回路のテスト動作を示すフロ
ーチャートである。
【図９】従来の半導体集積回路の構成を示すブロック図
である。
【符号の説明】
２ ＤＳＰ ３ Ａ／Ｄ変換器 ５ クロック信号発生回路 ６ クロック信号発生回路 ８ クロックセレクタ １２ Ｄ／Ａ変換器 １３ Ａ／Ｄ＆Ｄ／Ａ変換器 ２１ メモリ（ＤＳＰ２内） ７１ メモリ（Ａ／Ｄ変換器３内） ７２ メモリ（Ｄ／Ａ変換器１２内） ７３ メモリ（Ａ／Ｄ＆Ｄ／Ａ変換器１３内）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 Ｈ０３Ｍ 1/10 Ｃ Ｄ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 外部よりアナログ信号を受けるアナログ
    信号入力端子と、 外部よりテストモード信号を受けるテストモード端子
    と、 デジタルデータバスと、 前記アナログ信号入力端子を介して得られる前記アナロ
    グ信号をＡ／Ｄ変換してデジタル信号を出力するＡ／Ｄ
    変換手段と、 前記デジタル信号を受け、該デジタル信号に対し、種々
    のデジタル信号処理を施すデジタル信号処理手段とを備
    えた半導体集積回路であって、 前記デジタル信号処理手段は、 第１のクロック信号を発生する第１のクロック信号発生
    手段を備え、前記第１のクロック信号は前記デジタル信
    号処理手段の外部にも出力され、 前記第１のクロック信号に同期して読み書き可能な第１
    の記憶手段をさらに備え、前記第１の記憶手段の良否を
    判定する記憶手段テスト機能を有し、 前記Ａ／Ｄ変換手段は、 第２のクロック信号を発生する第２のクロック信号発生
    手段と、 前記第１のクロック信号及び前記第２のクロック信号を
    受け、前記テストモード信号に基づき、前記第１及び第
    ２のクロック信号のうち、一方の信号を選択クロック信
    号として出力するクロック信号選択手段と、 前記選択クロック信号に同期して読み書き可能な第２の
    記憶手段とを備え、 前記第２の記憶手段は、前記デジタルデータバスを介し
    て読み書き可能に前記デジタル信号処理手段に接続さ
    れ、 前記Ａ／Ｄ変換手段の前記クロック信号選択手段は、前
    記テストモード信号が前記第２の記憶手段の良否判定テ
    ストを指示するとき、前記第１のクロック信号を前記選
    択クロック信号として出力し、それ以外のとき、前記第
    ２クロック信号を前記選択クロック信号として出力し、 前記デジタル信号処理手段は、前記テストモード信号が
    前記第２の記憶手段の良否判定テストを指示するとき、
    前記記憶手段テスト機能を用いて、前記デジタルデータ
    バスを介して前記第２の記憶手段に対する読み書きを実
    行することにより、前記第２の記憶手段に対する良否判
    定テストを行うことを特徴とする半導体集積回路。
  2. 【請求項２】 アナログ信号出力端子と、 外部よりテストモード信号を受けるテストモード端子
    と、 デジタルデータバスと、 デジタル信号をＤ／Ａ変換してアナログ信号を前記アナ
    ログ信号出力端子に出力するＤ／Ａ変換手段と、 前記デジタル信号に対し、種々のデジタル信号処理を施
    すデジタル信号処理手段とを備えた半導体集積回路であ
    って、 前記デジタル信号処理手段は、 第１のクロック信号を発生する第１のクロック信号発生
    手段を備え、前記第１のクロック信号は前記デジタル信
    号処理手段の外部にも出力され、 前記第１のクロック信号に同期して読み書き可能な第１
    の記憶手段をさらに備え、前記第１の記憶手段の良否を
    判定する記憶手段テスト機能を有し、 前記Ｄ／Ａ変換手段は、 第２のクロック信号を発生する第２のクロック信号発生
    手段と、 前記第１のクロック信号及び前記第２のクロック信号を
    受け、前記テストモード信号に基づき、前記第１及び第
    ２のクロック信号のうち、一方の信号を選択クロック信
    号として出力するクロック信号選択手段と、 前記選択クロック信号に同期して読み書き可能な第２の
    記憶手段とを備え、 前記第２の記憶手段は、前記デジタルデータバスを介し
    て読み書き可能に前記デジタル信号処理手段に接続さ
    れ、 前記Ｄ／Ａ変換手段の前記クロック信号選択手段は、前
    記テストモード信号が前記第２の記憶手段の良否判定テ
    ストを指示するとき、前記第１のクロック信号を前記選
    択クロック信号として出力し、それ以外のとき、前記第
    ２クロック信号を前記選択クロック信号として出力し、 前記デジタル信号処理手段は、前記テストモード信号が
    前記第２の記憶手段の良否判定テストを指示するとき、
    前記記憶手段テスト機能を用いて、前記デジタルデータ
    バスを介して前記第２の記憶手段に対する読み書きを実
    行することにより、前記第２の記憶手段に対する良否判
    定テストを行うことを特徴とする半導体集積回路。
  3. 【請求項３】 外部より外部入力アナログ信号を受ける
    アナログ信号入力端子と、 アナログ信号出力端子と、 外部よりテストモード信号を受けるテストモード端子
    と、 デジタルデータバスと、 前記外部入力アナログ信号をＡ／Ｄ変換してデジタル信
    号を出力するとともに、該デジタル信号をＤ／Ａ変換し
    てＤ／Ａ変換アナログ信号を前記アナログ信号出力端子
    に出力するＡ／Ｄ・Ｄ／Ａ変換手段と、 前記デジタル信号を受け、該デジタル信号に対し、種々
    のデジタル信号処理を施すデジタル信号処理手段とを備
    えた半導体集積回路であって、 前記デジタル信号処理手段は、 第１のクロック信号を発生する第１のクロック信号発生
    手段を備え、前記第１のクロック信号は前記デジタル信
    号処理手段の外部にも出力され、 前記第１のクロック信号に同期して読み書き可能な第１
    の記憶手段をさらに備え、前記第１の記憶手段の良否を
    判定する記憶手段テスト機能を有し、 前記Ａ／Ｄ・Ｄ／Ａ変換手段は、 第２のクロック信号を発生する第２のクロック信号発生
    手段と、 前記第１のクロック信号及び前記第２のクロック信号を
    受け、前記テストモード信号に基づき、前記第１及び第
    ２のクロック信号のうち、一方の信号を選択クロック信
    号として出力するクロック信号選択手段と、 前記選択クロック信号に同期して読み書き可能な第２の
    記憶手段とを備え、 前記第２の記憶手段は、前記デジタルデータバスを介し
    て読み書き可能に前記デジタル信号処理手段に接続さ
    れ、 前記Ａ／Ｄ・Ｄ／Ａ変換手段の前記クロック信号選択手
    段は、前記テストモード信号が前記第２の記憶手段の良
    否判定テストを指示するとき、前記第１のクロック信号
    を前記選択クロック信号として出力し、それ以外のと
    き、前記第２クロック信号を前記選択クロック信号とし
    て出力し、 前記デジタル信号処理手段は、前記テストモード信号が
    前記第２の記憶手段の良否判定テストを指示するとき、
    前記記憶手段テスト機能を用いて、前記デジタルデータ
    バスを介して前記第２の記憶手段に対する読み書きを実
    行することにより、前記第２の記憶手段に対する良否判
    定テストを行うことを特徴とする半導体集積回路。
  4. 【請求項４】 前記デジタル信号処理手段は、内部の性
    能を判定する自己診断テスト機能を有し、前記自己診断
    テスト機能は前記記憶手段テスト機能を含む請求項１な
    いし請求項３のいずれか１項に記載の半導体集積回路。
  5. 【請求項５】 前記デジタル信号処理手段は、外部から
    監視可能な良否判定端子をさらに備え、前記第２の記憶
    手段に対する良否判定テストの判定結果情報を前記良否
    判定端子に出力する請求項４記載の半導体集積回路。
  6. 【請求項６】 外部より第１の外部クロック信号を受け
    る第１のクロック入力端子と、 外部より第２の外部クロック信号を受ける第２のクロッ
    ク入力端子とをさらに備え、 前記第１のクロック信号発生手段は前記第１の外部クロ
    ック信号に基づき前記第１のクロック信号を発生し、前
    記第２のクロック信号発生手段は前記第２の外部クロッ
    ク信号に基づき前記第２のクロック信号を発生する請求
    項５記載の半導体集積回路。
  7. 【請求項７】 外部よりアナログ信号を受けるアナログ
    信号入力端子と、 アナログ信号出力端子と、 外部よりテストモード信号を受けるテストモード端子
    と、 デジタルデータバスと、 前記アナログ信号入力端子を介して得られる前記アナロ
    グ信号をＡ／Ｄ変換してデジタル信号を出力するＡ／Ｄ
    変換手段と、 前記デジタル信号をＤ／Ａ変換してアナログ信号を前記
    アナログ信号出力端子に出力するＤ／Ａ変換手段と、 前記デジタル信号を受け、該デジタル信号に対し、種々
    のデジタル信号処理を施すデジタル信号処理手段とを備
    えた半導体集積回路であって、 前記デジタル信号処理手段は、 第１のクロック信号を発生する第１のクロック信号発生
    手段を備え、前記第１のクロック信号は前記デジタル信
    号処理手段の外部にも出力され、 前記第１のクロック信号に同期して読み書き可能な第１
    の記憶手段をさらに備え、前記第１の記憶手段の良否を
    判定する記憶手段テスト機能を有し、 前記Ａ／Ｄ変換手段は、 第２のクロック信号を発生する第２のクロック信号発生
    手段と、 前記第１のクロック信号及び前記第２のクロック信号を
    受け、前記テストモード信号に基づき、前記第１及び第
    ２のクロック信号のうち、一方の信号を第１の選択クロ
    ック信号として出力する第１のクロック信号選択手段
    と、 前記第１の選択クロック信号に同期して読み書き可能な
    第２の記憶手段とを備え、 前記第２の記憶手段は、前記デジタルデータバスを介し
    て読み書き可能に前記デジタル信号処理手段に接続さ
    れ、 前記Ｄ／Ａ変換手段は、 第３のクロック信号を発生する第３のクロック信号発生
    手段と、 前記第１のクロック信号及び前記第３のクロック信号を
    受け、前記テストモード信号に基づき、前記第１及び第
    ３のクロック信号のうち、一方の信号を第２の選択クロ
    ック信号として出力する第２のクロック信号選択手段
    と、 前記第２の選択クロック信号に同期して読み書き可能な
    第３の記憶手段とを備え、前記第３の記憶手段は、前記
    デジタルデータバスを介して読み書き可能に前記デジタ
    ル信号処理手段に接続され、 前記Ａ／Ｄ変換手段の前記第１のクロック信号選択手段
    は、前記テストモード信号が前記第２の記憶手段の良否
    判定テストを指示するとき、前記第１のクロック信号を
    前記第１の選択クロック信号として出力し、それ以外の
    とき、前記第２のクロック信号を第１の前記選択クロッ
    ク信号として出力し、 前記Ｄ／Ａ変換手段の前記第２のクロック信号選択手段
    は、前記テストモード信号が前記第３の記憶手段の良否
    判定テストを指示するとき、前記第１のクロック信号を
    前記第２の選択クロック信号として出力し、それ以外の
    とき、前記第３クロック信号を前記第２の選択クロック
    信号として出力し、 前記デジタル信号処理手段は、前記テストモード信号が
    前記第２の記憶手段の良否判定テストを指示するとき、
    前記記憶手段テスト機能を用いて、前記デジタルデータ
    バスを介して前記第２の記憶手段に対する読み書きを実
    行することにより、前記第２の記憶手段に対する良否判
    定テストを行い、前記テストモード信号が前記第３の記
    憶手段の良否判定テストを指示するとき、前記記憶手段
    テスト機能を用いて、前記デジタルデータバスを介して
    前記第３の記憶手段に対する読み書きを実行することに
    より、前記第３の記憶手段に対する良否判定テストを行
    うことを特徴とする半導体集積回路。
  8. 【請求項８】 前記デジタル信号処理手段は、内部の性
    能を判定する自己診断テスト機能を有し、前記自己診断
    テスト機能は前記記憶手段テスト機能を含む請求項７記
    載の半導体集積回路。
  9. 【請求項９】 前記デジタル信号処理手段は、外部から
    監視可能な良否判定端子をさらに備え、前記第２の記憶
    手段に対する良否判定テストの判定結果情報あるいは前
    記第３の記憶手段に対する良否判定テストの判定結果情
    報を前記良否判定端子に出力する請求項８記載の半導体
    集積回路。
  10. 【請求項１０】 外部より第１の外部クロック信号を受
    ける第１のクロック入力端子と、 外部より第２の外部クロック信号を受ける第２のクロッ
    ク入力端子と、 外部より第３の外部クロック信号を受ける第３のクロッ
    ク入力端子とをさらに備え、 前記第１のクロック信号発生手段は、前記第１の外部ク
    ロック信号に基づき前記第１のクロック信号を発生し、
    前記第２のクロック信号発生手段は前記第２の外部クロ
    ック信号に基づき前記第２のクロック信号を発生し、前
    記第３のクロック信号発生手段は前記第３の外部クロッ
    ク信号に基づき前記第３のクロック信号を発生する請求
    項９記載の半導体集積回路。
JP5233131A 1993-09-20 1993-09-20 半導体集積回路 Pending JPH0784006A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018074501A (ja) * 2016-11-02 2018-05-10 株式会社ディスコ Ｄ／ａ変換回路、ａ／ｄ変換回路、駆動システム
JP2020153675A (ja) * 2019-03-18 2020-09-24 セイコーエプソン株式会社 物理量検出回路、物理量センサー、電子機器、移動体及び物理量センサーの故障診断方法

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