JPH0335701B2

JPH0335701B2 -

Info

Publication number: JPH0335701B2
Application number: JP60093125A
Authority: JP
Inventors: Nobuhiko Yamagami
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1985-04-30
Filing date: 1985-04-30
Publication date: 1991-05-29
Also published as: JPS61251963A

Description

【発明の詳細な説明】［発明の技術分野］この発明は、特に図形処理における座標変換に
必要となる行ベクトルと列ベクトルとの積を求め
るマトリクス乗算器に関する。

［発明の技術的背景とその問題点］近年、コンピユータを用いた図形処理システム
が広範に利用されるようになつてきている。この
システムは、一般に図形定義システムと図形表示
システムとから成る。そして図形定義システムに
より仮想空間（xy−空間）で定義された図形が、
図形表示システムによりいくつかの変換を受け、
実空間（uv−空間）に写像される。この実空間
とは、グラフイツクデイスプレイ装置のCRT管
面や静電プロツタの紙面などに対応する。

さて、２次元座標空間における変換は、つぎの
(1)式が基本となつている。

e_i+1 f_i+1 １＝ａ、ｂ、e_i ｃ、ｄ、f_i ０、０、１ Δx Δy １ (1) Δx、Δy：仮想空間での絶対値座標ｅ、ｆ：実空間での絶対値座標上記(1)式において、定数項であるａ、ｂ、ｃ、
ｄは浮動小数点数で表現される実数であり、Δx、
Δyは２の補数で表現される整数である。したが
つて、上記(1)式の変換のためには、複雑な浮動小
数点処理を伴う積和計算が必要となる。このため
上記(1)式の変換は、従来よりホストコンピユータ
や周辺装置内のマイクロプロセツサで行なわれて
いた。しかし、上記の変換をホストコンピユータ
やマイクロプロセツサで行なうことは、多大の処
理時間を要するために高速表示に対するボトルネ
ツクとなり問題があつた。

［発明の目的］この発明は上記事情に鑑みてなされたものでそ
の目的は、同時座標系を用いて行なうアフイン変
換等に要求されるａ・Δx＋ｂ・Δy＋e_i（ａ、ｂは
定数項であり実数、Δx、Δyは変数項であり整
数、e_iは前回の演算結果であり固定小数点数）の
積和演算が簡単なハードウエア構成で高速に行な
えるマトリクス乗算器を提供することにある。

［発明の概要］この発明によれば、am×2^ae-m、bm×2^be-mで
表わされる定数項ａ、ｂ（am、bmは２の補数で
表わされるｌビツトの整数、ae、be、ｍは０≦
ae、be≦ｍを満たす整数）および前回の演算結
果e_i（e_iは２の補数で表わされる整数部ｐビツト、
小数部ｑビツトの固定小数点数）の３つの要素か
ら成る行ベクトルと、変数項Δx、Δy（Δx、Δyは
２の補数で表わされるｋビツトの整数）および固
定値１の３つの要素から成る列ベクトルを用いて
行ベクトルと列ベクトルとの積であるａ・Δx＋
ｂ・Δy＋ｅで示される積和演算を行なうマトリ
クス乗算器が提供される。

上記マトリクス乗算器は、amをラツチするam
レジスタと、bmをラツチするbmレジスタと、動
作開始により基本クロツク信号に応じてカウント
を行ない、ｍとｑとの差だけカウントすると同ク
ロツク信号に同期した第１制御トリガパルスを繰
返し発生する第１制御手段と、動作開始により基
本クロツク信号に応じてカウントを行ない、上記
aeだけカウントすると同クロツク信号に同期し
た第２制御トリガパルスを繰返し発生する第２制
御手段と、動作開始により基本クロツク信号に応
じてカウントを行ない、beだけカウントすると
同クロツク信号に同期した第３制御トリガパルス
を繰返し発生する第３制御手段とを有している。

またマトリクス乗算器は、初期状態において初
期値e₀をラツチし、その内容を第１制御手段から
の第１制御トリガパルスに応じて下位方向にシフ
トする第１シフトレジスタと、Δxをラツチして
その内容を第２制御手段からの第２制御トリガパ
ルスに応じて下位方向にシフトする第２シフトレ
ジスタと、Δyをラツチしてその内容を第３制御
手段からの第３制御トリガパルスに応じて下位方
向にシフトする第３シフトレジスタと、１×ｌビ
ツトの第１および第２乗算器とを有している。第
２シフトレジスタからのシリアル出力ビツトと
amレジスタの内容とは第１乗算器に供給され、
第３シフトレジスタからのシリアル出力ビツトと
bmレジスタの内容とは第２乗算器に供給される。
第１乗算器は、第２シフトレジスタからのシリア
ル出力ビツトとamレジスタの内容との乗算を第
２制御手段からの第２制御トリガパルスに応じて
実行し、第２乗算器は、第３シフトレジスタから
のシリアル出力ビツトとbmレジスタの内容との
乗算を第３制御手段からの第３制御トリガパルス
に応じて実行し、１回の乗算動作毎に乗算結果の
最下位ビツトを出力する。即ち第１、第２乗算器
は、ａ・Δx、ｂ・Δyの乗算結果を１ビツト単位
で出力する。

上記マトリクス乗算器は、更に加算手段を有し
ている。この加算手段には、第１および第２乗算
器からの出力ビツトと第１シフトレジスタからの
シリアル出力ビツトとが供給される。加算手段
は、これら３種の入力ビツト間の加算を繰返し行
なう。加算手段の１ビツト加算結果は、第１制御
手段からの第１制御トリガパルスに応じて第１シ
フトレジスタの上位よりシリアル入力される。上
記加算手段の１ビツト加算結果は求めるe_i+1並び
に次のΔx、Δyの組に対する演算におけるe_iの第
ｊビツト（ｊ＝０、１、…ｐ＋ｑ−１）となる。

さて、第１シフトレジスタは第１制御手段から
の第１制御トリガパルスにより動作制御され、第
２シフトレジスタおよび第１乗算器は第２制御手
段からの第２制御トリガパルスにより動作制御さ
れ、第３シフトレジスタおよび第２乗算器は第３
制御手段からの第３制御トリガパルスにより動作
制御されている。したがつて、加算手段に供給さ
れる第１、第２乗算器並びに第１シフトレジスタ
からの各ビツトデータは、正しく桁合せされてお
り、、したがつて加算手段からはａ・Δx＋ｂ・
Δy＋e_iで示される積和演算の演算結果がその下位
ビツトより順に出力されることになる。

［発明の実施例］以下、この発明の一実施例を図面を参照して説
明する。

第１図はこの発明の一実施例に係るマトリクス
乗算器の構成を示す。第１図のマトリクス乗算器
は、前記(1)式のe_i+1（＝ａ・Δx＋ｂ・Δy＋e_i）を
算出するのに用いられる。第１図において、１１
は外部（上位プロセツサ）から与えられる変数項
ΔxをラツチするΔxレジスタ、１２はΔxと対応
して外部から与えられる変数項Δyをラツチする
Δyレジスタである。Δx、Δyは２の補数で表わ
されるｋビツトの整数である。この実施例ではｋ
＝24である。

さて、前記(1)式における定数項ａ〜ｄは実数
（Ｒ）である。実数（Ｒ）は、仮数部（Ｐ）と指
数部（E′）とにより次の(2)式で表わされる。

Ｒ＝Ｐ×2^E′ (2) 指数部E′は −ｓ≦E′≦ｔ (3) で示される値をとりうる。但しｓ、ｔは正の整数
である。上記(3)式はｍ＝ｓ＋ｔ、Ｅ＝E′＋ｓと置くと０≦Ｅ≦ｍ (4) と書換えられる。また(2)式は Pm＝Ｐ×2^t と置くとＲ＝Pm×2^E-m (5) と書換えられる。上記(5)式の指数部Ｅ−ｍは(4)式
から明らかなように０または負である。この実施
例では、上記(5)式の形式の実数（Ｒ）が適用され
る。即ち、この実施例では、通常の浮動小数点数
と異なり、その取扱いデータ（実数）の全てにつ
いて指数部が０以下となるようにしており、これ
に伴い仮数部が予め2^t倍されている。

以上のことから、定数項ａ、ｂ、ｃ、ｄはａ＝am×2^ae-m ｂ＝bm×2^be-m ｃ＝cm×2^ce-m ｄ＝dm×2^de-m と表わされる但し、am〜dmは２の補数で表わされるｌビ
ツトの整数、ae〜ad、ｍは０≦ae、be、ce、de≦ｍの条件を満たす整数である。

また(1)式におけるe_i、f_iは２の補数で表わされ、
整数部ｐビツト、小数部ｑビツトの固定小数点数
である。

これらを用いると、前記(1)式のe_i+1、f_i+1は(6)
式、(7)式のようになる。

e_i+1＝am・Δx・2^ae-m ＋bm・Δy・2^be-m＋e_i (6) f_i+1＝cm・Δx・2^ce-m ＋dm・Δy・2^de-m＋f_i (7) 上記(6)式を模式的に示すと第２図のようにな
る。上述した説明並びに第２図から明らかなよう
に、ｍは、各取扱いデータの小数点位置に対する
基準点（位置）を示し、ae、beは基準点からam
（am・Δx）、bm（bm・Δy）の最下位ビツトまで
のビツト数を示す。また基準点からe_iの最下位ビ
ツトまでのビツト数は、（ｍ−ｑ）ビツトである。
したがつて、am（am・Δx）、bm（bm・Δy）の扱
いについてはae、beをカウントし、e_iの扱いにつ
いてはｍ−ｑをカウントして処理開始のタイミン
グを決定することにより、正しく桁合せすること
が可能となる。

再び第１図を参照すると、１３は定数項amを
ラツチするamレジスタ、１４は同じくbmをラツ
チするbmレジスタ、１５は同じくaeをラツチす
るaeレジスタ、１６は同じくbeをラツチするbe
レジスタである。am、bmは前記したように２の
補数で表わされるｌビツトの整数である。この実
施例ではｌ＝24である。am、bm、ae、beは外部
（上位プロセツサ）から予め与えられるようにな
つている。１７はΔxレジスタ１１にラツチされ
た変数項Δx（ｘ相対座標値）をロードし、その内
容を制御トリガパルスCLK２に応じて下位方向
にシフトするΔxシフトレジスタ、１８はｙレジ
スタ１２にラツチされた変数項Δy（ｙ相対座標
値）をロードし、その内容を制御トリガパルス
CLK３に応じて下位方向にシフトするΔyシフト
レジスタである。また１９，２０はレジスタ１
１，１２からのΔx、ΔyのサインビツトＳをラツ
チし、シフトレジスタ１８，１９の最上位ビツト
MSBの位置に供給するフリツプフロツプである。

２１はamレジスタ１３からその保持内容amを
ロードし、Δxシフトレジスタ１７からのシリア
ル出力ビツトX′jとの間で制御トリガパルスCLK
２に応じて乗算を行なう１×ｌビツト（ｌ＝24）
の乗算器、２２はbmレジスタ１４からその保持
内容bmをロードし、Δyシフトレジスタ１８から
のシリアル出力ビツトY′kとの間で制御トリガパ
ルスCLK３に応じて乗算を行なう１×ｌビツト
（ｌ＝24）の乗算器である。乗算器２１，２２は、
１回の乗算動作毎にその結果の最下位ビツト
LSBを出力するようになつている。乗算器２１，
２２は、例えば米国AMD社の25LS14（１×８ビ
ツト乗算器）をそれぞれ３個用いて構成されてい
る。

２３，２４は図示せぬカウンタを内蔵し、制御
トリガパルスCLK２，CLK３を発生する制御ブ
ロツク（DELAY）である。制御ブロツク２３，
２４はレジスタ１５，１６からae、beをロード
し、その値を基本クロツク信号CLKによりカウ
ントダウンして“０”となつた後、同クロツク信
号CLKに同期した制御トリガパルスCLK２，
CLK３をｋ＋ｌ回（ｋ＝24、ｌ＝24）発生する
ようになつている。制御ブロツク２３からの制御
トリガパルスCLK２はΔxシフトレジスタ１７お
よび乗算器２１に供給され、制御ブロツク２４か
らの制御トリガパルスCLK３はΔyシフトレジス
タ１８および乗算器２２に供給される。また２５
は制御トリガパルスCLK１を発生する制御ブロ
ツク（DELAY）である。制御ブロツク２５は、
所定値ｍ−ｑを内部に保持しており、動作開始に
よりｍ−ｑを内部のカウンタ（図示せず）にロー
ドし、その値を基本クロツク信号CLKによりカ
ウントダウンして“０”となつた後、同クロツク
信号CLKに同期した制御トリガパルスCLK１を
ｐ＋ｑ回発生するようになつている。ｍは前記し
たように、基準点から小数点までのビツト数を示
しており、例えば５１である。またｐ、ｑは、演
算結果e_i+1のそれぞれ整数部、小数部のビツト数
である。この実施例ではｐ＝40、ｑ＝８である。

２６は演算結果e_i+1（e_oew）をラツチすると共
に、その内容を次の演算でのe_i（e_pld）としてシリ
アル出力するｐ＋ｑビツト（ｐ＋ｑ＝48）のｅシ
フトレジスタである。ｅシフトレジスタ２６は、
制御ブロツク２５からの制御トリガパルスCLK
１に応じて下位方向へのシフト動作を行なう。ｅ
シフトレジスタ２６のシリアル出力ビツトEiはタ
イミング補正用のフリツプフロツプ(L)２７に供給
される。

３１は乗算器２１のシリアル出力ビツトAX′j
およびフリツプフロツプ２７の出力ビツトE′iの
加算を行なう１ビツト加算器（ADD）、３２は加
算器３１の加算結果R¹を保持するタイミング補
正用のフリツプフロツプ(L)である。また３３は乗
算器２２のシリアル出力ビツトBY′kを保持する
タイミング補正用のフリツプフロツプ(L)、３４は
フリツプフロツプ３２，３３の各出力ビツトを加
算する１ビツト加算器（ADD）である。加算器
３４の加算結果R² _nは、求めるe_i+1（e_oew）の第ｍ
（ｍ＝０、１、…ｐ＋ｑ）ビツトとしてｅシフト
レジスタ２６のMSBに供給される。

次にこの発明の一実施例の動作を第３図のタイ
ミングチヤートを参照して説明する。なお、第３
図において、Ti（ｉ＝１、２、…98）はクロツク
サイクルを、RDYは第１図のマトリクス乗算器
の状態を示すステータス信号を、そしてD1、
D2、D3は、制御ブロツク２３，２４，２５にロ
ードされた値（ae、be、ｍ−ｑ）の変化を示す。

第１図のマトリクス乗算器では、各Δx、Δyの
組に対するe_i+1の算出に先だつて、外部（上位プ
ロセツサ）からam、ae、bm、be、e₀（e_iの初期
値）が順次与えられる。そしてamはamレジスタ
１３に、aeはaeレジスタ１５にそれぞれセツト
される。またbmはbmレジスタ１４に、beはbeレ
ジスタ１６に、そしてe₀はｅシフトレジスタ２６
に、それぞれセツトされる。この後は、Δx、Δy
の組だけが外部から順次与えられ、座標変換が連
続的に行なわれる。

さて第１図のマトリクス乗算器の動作は、新た
なΔx、Δyがレジスタ１１，１２にセツトされて
図示せぬステータス回路のステータス信号RDY
がHighレベルとなることにより始まる（T1）。
最初に、amレジスタ１３内のamが乗算器２１
に、bmレジスタ１４内のbmが乗算器２２に、ae
レジスタ１５内のaeが制御ブロツク２３（の図
示せぬカウンタ）に、beレジスタ１６内のbeが
制御ブロツク２４（の図示せぬカウンタ）に、
Δxレジスタ１１内のΔxがΔxシフトレジスタ１
７に、そしてΔyレジスタ１２内のΔyがΔyシフト
レジスタ１８に、それぞれロードされる（T2）。
また、このT2においては、Δxレジスタ１１内の
ΔxのサインビツトＳがフリツプフロツプ１９に、
Δyレジスタ１２内のΔyのサインビツトＳがフリ
ツプフロツプ２０に、それぞれロードされる。更
にT2においては、制御ブロツク２５内に保持さ
れているｍ−ｑがブロツク２５内の図示せぬカウ
ンタにロードされる。しかして制御ブロツク２
３，２４，２５は、ロードされた値が“０”にな
るまで基本クロツク信号CLKによりカウントダ
ウンを行なう。この実施例では、ae＝０、be＝
41、ｍ−ｑ＝51−８＝43である。したがつて、制
御ブロツク２４ではT3〜T44の間、制御ブロツ
ク２５ではT3〜T46の間カウントダウンが行な
われる。なお、制御ブロツク２３においてはae
＝０であるため、カウントダウンは行なわれな
い。この操作は、第２図で小数点の桁合せを行な
う処理に相当する。

制御ブロツク２３，２４，２５は、カウントダ
ウン動作により上記ロードした値が“０”となる
と、その時より制御トリガパルスCLK１，CLK
２，CLK３を発生する。具体的には、制御ブロ
ツク２３，２４，２５は、基本クロツク信号
CLKのパルス列をそのまま制御トリガパルス
CLK１，CLK２，CLK３として出力する。な
お、制御ブロツク２３は、ae＝０であるため、
T3より制御トリガパルスCLK２を発生すること
になる。

制御ブロツク２３からの制御トリガパルス
CLK２はΔxシフトレジスタ１７および乗算器２
１に供給される。これによりΔxシフトレジスタ
１７は下位方向へのシフト動作（右シフト動作）
を開始する。Δxシフトレジスタ１７のLSBから
のシリアル出力ビツトX′jは乗算器２１に供給さ
れる。乗算器２１は、制御ブロツク２３からの制
御トリガパルスCLK２に応じてamレジスタ１３
の内容amをロードし、同amとΔxシフトレジス
タ１７からのX′jとの乗算を制御トリガパルス
CLK２に応じて行なう。そして乗算器２１は、
その積のLSB（AX′j）を出力する。このAX′jは、
周知のように、前回出力したAX′j−１の上位に
位置するビツト列と、今回の１×ｌビツト乗算結
果を示すビツト列との加算結果のLSBである。
即ち乗算器２１においては、上記の加算結果が得
られると１ビツト右シフトされ、そのシリアル出
力ビツトがAX′jとして用いられ、残りビツトが
次の１×ｌビツト乗算結果との加算用の内部保持
される。なお、Δxシフトレジスタ１７において
は、制御トリガパルスCLK２によりその保持内
容が１ビツト右シフトされると、そのMSBには
フリツプフロツプ１９の保持ビツト即ちサインビ
ツトＳが入力される。

一方、制御ブロツク２４からの制御トリガパル
スCLK３はΔyシフトレジスタ１８および乗算器
２２に供給される。これによりΔyシフトレジス
タ１８は下位方向へのシフト動作（右シフト動
作）を開始する。Δyシフトレジスタ１８のLSB
からのシリアル出力ビツトY′kは乗算器２２に供
給される。乗算器２２は、制御ブロツク２４から
の制御トリガパルスCLK３に応じてbmレジスタ
１４の内容bmをロードし、同bmとΔyシフトレ
ジスタ１８からのY′kとの乗算を制御トリガパル
スCLK３に応じて行なう。そして乗算器２２は、
その積のLSB（BY′k）を出力する。

また、制御ブロツク２５からの制御トリガパル
スCLK１はｅシフトレジスタ２６に供給される。
これによりｅシフトレジスタ２６は下位方向への
シフト動作（右シフト動作）を開始し、その保持
内容である前回の演算結果e_i+1（但し最初のΔx、
Δyの組に対する演算の場合には初期値e₀）をe_iと
してその最下位ビツトE₀より順にシリアル出力
する。ｅシフトレジスタ２６のLSBからのシリ
アル出力ビツトEiは、フリツプフロツプ２７に一
時保持されてタイミング調整が施され、E′iとし
て加算器３１のＡ入力に供給される。加算器３１
のＢ入力には乗算器２１からのシリアル出力ビツ
トAX′jが供給される。しかして加算器３１にお
いてE′iとAX′jとの加算が行なわれる。加算器３
１の加算結果R¹ _l（E′i＋AX′j）はフリツプフロツ
プ３２に一時保持されてタイミング調整が施され
て加算器３４のＡ入力に供給される。加算器３４
のＢ入力には、乗算器２２からのシリアル出力ビ
ツトBY′kがフリツプフロツプ３３に一度保持さ
れてタイミング調整が施された後に供給される。
しかして加算器３４ではR¹ _lとBY′kとの加算が行
なわれる。加算器３４の加算結果R² _n（E′i＋AX′j
＋BY′k）は求めるe_i+1（e_oew）の第ｍビツトとし
てｅシフトレジスタ２６のMSBにシリアル入力
される。このとき、ｅシフトレジスタ２６に既に
保持されていた演算結果が下位方向にシフトさ
れ、そのLSBがEiとしてフリツプフロツプ２７
に供給される。

以上の動作が繰返し行なわれ、加算器３４の加
算結果R² _nのｅシフトレジスタ２６へのシリアル
入力がｐ＋ｑ（＝48）回繰返されると、そのとき
のｅシフトレジスタ２６の内容が求めるe_i+1（＝
ａ・Δx＋ｂ・Δy＋e_i）となる。ｅシフトレジス
タ２６に求められたe_i+1は前記したように次の
Δx、Δyの組に対する演算におけるe_iとして用い
られる。なお、この実施例では、ｅシフトレジス
タ３５に求められたe_i+1ではなく、その上位ｐ
（＝40）ビツト即ち整数部のデータe′_i+1を求める
結果として用いられる。即ちこの実施例では、小
数部のｑ（＝８）ビツトは、演算の精度を向上す
るために用いられる。

上述したように、この実施例によれば第１図の
マトリクス乗算器を用いることにより、e_i+1（＝
ａ・Δx＋ｂ・Δy＋e_i）を算出することができる。
また第１図のマトリクス乗算器をf_i+1（＝ｃ・Δx
＋ｄ・Δy＋f_i）算出に用いることも可能である。
この場合、amレジスタ１３をcmラツチ用、bm
レジスタ１４をdmラツチ用、aeレジスタ１５を
ceラツチ用、beレジスタ１６をdeラツチ用、ｅ
シフトレジスタ２６をf_i+1ラツチ用にそれぞれ用
いればよい。同様に、乗算器２１をcmとΔxとの
乗算用、乗算器２２をdmとΔyとの乗算用に用い
ればよい。この場合、f_i+1算出の動作については、
前記したe_i+1算出の動作説明においてａ、ｂ、ｅ
をｃ、ｄ、ｆと読替えられたい。また第１図のマ
トリクス乗算器をe_i+1算出用とf_i+1算出用に２台設
けることにより、e_i+1、f_i+1を並行して求めること
も可能である。この場合、Δxレジスタ１１およ
びΔyレジスタ１２の組は１組でもよい。また、
第１図のマトリクス乗算器をe_i+1とf_i+1の算出用に
交互に用いることも可能である。但し、この場合
には、、amレジスタ１３、bmレジスタ１４、ae
レジスタ１５、beレジスタ１６、ｅシフトレジ
スタ２６へのデータ設定を、e_i+1またはf_i+1を求め
る際にその都度行なう必要がある。また、ｅシフ
トレジスタ２６に結果が求められた場合、同結果
を退避用のレジスタに退避させておき、その退避
データを次の演算時にｅシフトレジスタ２６にロ
ードする必要がある。

なお、この発明によるマトリクス乗算器は、図
形処理の座標変換に限らず、一般に(1)式で表わせ
るような演算式における行ベクトルと列ベクトル
との乗算に適用可能である。

［発明の効果］以上詳述したようにこの発明によれば、ａ、
ｂ、e_i（ａ、ｂは定数項であり実数、e_iは前回の演
算結果であり固定小数点数）の３つの要素からな
る行ベクトルと、Δx、Δy、１（Δx、Δyは変数項
であり整数）の３つの要素から成る列ベクトルと
の積であるａ・Δx＋ｂ・Δy＋e_iで示される積和
演算が簡単なハードウエア構成で高速に行なえ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るマトリクス
乗算器のブロツク構成図、第２図はこの発明の原
理を説明する図、第３図は動作を説明するための
タイミングチヤートである。１１……Δxレジスタ、１２……Δyレジスタ、
１３……amレジスタ、１４……bmレジスタ、１
７……Δxシフトレジスタ、１８……Δyシフトレ
ジスタ、２１，２２……乗算器、２３〜２５……
制御ブロツク、２６……ｅシフトレジスタ、３
１，３４……加算器。

Claims

【特許請求の範囲】１ am×2^ae-m、bm×2^be-mで表わされる定数項
ａ、ｂ（am、bmは２の補数で表わされるｌビツ
トの整数、ae、be、ｍは０≦ae、be≦ｍを満た
す整数）および前回の演算結果e_i（e_iは２の補数で
表わされる整数部ｐビツト、小数部ｑビツトの固
定小数点数）の３つの要素から成る行ベクトル
と、変数項Δx、Δy（Δx、Δyは２の補数で表わさ
れるｋビツトの整数）および固定値１から成る列
ベクトルとを用いて行ベクトルと列ベクトルとの
積であるａ・Δx＋ｂ・Δy＋e_iで示される積和演
算を行なうマトリクス乗算器であつて、上記amをラツチするamレジスタと、上記bm
をラツチするbmレジスタと、動作開始指定によ
り基本クロツク信号に応じてカウントを行ない、
上記ｍとｑとの差だけカウントすると上記基本ク
ロツク信号に同期した第１制御トリガパルスを繰
返し発生する第１制御手段と、動作開始指定によ
り上記基本クロツク信号に応じてカウントを行な
い、上記aeだけカウントすると上記基本クロツ
ク信号に同期した第２制御トリガパルスを繰返し
発生する第２制御手段と、動作開始指定により上
記基本クロツク信号に応じてカウントを行ない、
上記beだけカウントすると上記基本クロツク信
号に同期した第３制御トリガパルスを繰返し発生
する第３制御手段と、初期状態において初期値e₀
をラツチする第１シフトレジスタであつて、その
内容を上記第１制御手段からの上記第１制御トリ
ガパルスに応じて下位方向に順次シフトする第１
シフトレジスタと、上記Δxをラツチし、その内
容を上記第２制御手段からの上記第２制御トリガ
パルスに応じて下位方向に順次シフトする第２シ
フトレジスタと、上記Δyをラツチし、その内容
を上記第３制御手段からの上記第３制御トリガパ
ルスに応じて下位方向に順次シフトする第３シフ
トレジスタと、上記第２シフトレジスタからのシ
リアル出力ビツトと上記amレジスタの内容との
乗算を上記第２制御手段からの上記第２制御トリ
ガパルスに応じて実行する１×ｌビツトの第１乗
算器と、上記第３シフトレジスタからのシリアル
出力ビツトと上記bmレジスタの内容との乗算を
上記第３制御手段からの上記第３制御トリガパル
スに応じて実行する１×ｌビツトの第２乗算器
と、上記第１および第２乗算器から１回の乗算動
作毎にそれぞれ出力される乗算結果の最下位ビツ
トと上記第１シフトレジスタからのシリアル出力
ビツトとの加算を行なう加算手段と、を具備し、上記第１シフトレジスタは上記加算手段からの
出力ビツトを上記第１制御手段からの上記第１制
御トリガパルスに応じてその上位よりシリアル入
力することを特徴とするマトリクス乗算器。２上記第１制御手段が上記第１制御トリガパル
スをｐ＋ｑ回発生し、上記第２制御手段が上記第
２制御トリガパルスをｋ＋ｌ回発生し、上記第３
制御手段が上記第３制御トリガパルスをｋ＋ｌ回
発生することを特徴とする特許請求の範囲第１項
記載のマトリクス乗算器。