JPH0786330A - 半導体装置及び半導体装置の実装方法 - Google Patents
半導体装置及び半導体装置の実装方法Info
- Publication number
- JPH0786330A JPH0786330A JP5250032A JP25003293A JPH0786330A JP H0786330 A JPH0786330 A JP H0786330A JP 5250032 A JP5250032 A JP 5250032A JP 25003293 A JP25003293 A JP 25003293A JP H0786330 A JPH0786330 A JP H0786330A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- substrate
- flip chip
- bonding
- mounting surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】本発明は、実装面に複数の第１の接合部がそれ
ぞれ設けられ、各第１の接合部を、それぞれ基板の所定
面に設けられた対応する第２の接合部に所定の接合手段
を用いて接合することにより基板に実装する半導体装置
の信頼性を向上させようとするものである。 【構成】半導体チツプの実装面の全面に渡つて分布する
ように配置された第１の接合部を設け、当該各第１の接
合部を基板の対応する第２の接合部に接合するようにし
たことにより、温度変化等に起因する当該半導体チツプ
の歪みを抑制することができ、かくして信頼性を向上さ
せ得る半導体装置及び半導体装置の実装方法を実現でき
る。
ぞれ設けられ、各第１の接合部を、それぞれ基板の所定
面に設けられた対応する第２の接合部に所定の接合手段
を用いて接合することにより基板に実装する半導体装置
の信頼性を向上させようとするものである。 【構成】半導体チツプの実装面の全面に渡つて分布する
ように配置された第１の接合部を設け、当該各第１の接
合部を基板の対応する第２の接合部に接合するようにし
たことにより、温度変化等に起因する当該半導体チツプ
の歪みを抑制することができ、かくして信頼性を向上さ
せ得る半導体装置及び半導体装置の実装方法を実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及び半導体装
置の実装方法に関し、例えばフリツプチツプ型のICチツ
プ（以下これをICフリツプチツプと呼ぶ）及び当該ICフ
リツプチツプの実装方法に適用して好適なものである。
置の実装方法に関し、例えばフリツプチツプ型のICチツ
プ（以下これをICフリツプチツプと呼ぶ）及び当該ICフ
リツプチツプの実装方法に適用して好適なものである。
【０００２】
【従来の技術】従来図５及び図６に示すように、基板１
にICフリツプチツプ２を実装してなるICフリツプチツプ
実装基板３では、ICフリツプチツプ２の下側面（以下こ
れを実装面と呼ぶ）に複数設けられた各接合部２Ａと、
これと対応するように基板１の所定面にそれぞれ設けら
れた接合部１Ａとを例えばバンプ等でなる接合材４を用
いて接合することにより形成されている。この場合当該
ICフリツプチツプ２においては、図７に示すように、接
合部２Ａが実装面の各辺に沿つてそれぞれ並ぶように設
けられており、従つて実装面の周辺部において基板１と
接合される。
にICフリツプチツプ２を実装してなるICフリツプチツプ
実装基板３では、ICフリツプチツプ２の下側面（以下こ
れを実装面と呼ぶ）に複数設けられた各接合部２Ａと、
これと対応するように基板１の所定面にそれぞれ設けら
れた接合部１Ａとを例えばバンプ等でなる接合材４を用
いて接合することにより形成されている。この場合当該
ICフリツプチツプ２においては、図７に示すように、接
合部２Ａが実装面の各辺に沿つてそれぞれ並ぶように設
けられており、従つて実装面の周辺部において基板１と
接合される。
【０００３】
【発明が解決しようとする課題】ところがこの種のICフ
リツプチツプ実装基板３においては、ICフリツプチツプ
２が接合材４を介して直接基板１上に接合されているた
めに、当該ICフリツプチツプ２と基板１との熱膨張率の
違いから温度変化等によつてICフリツプチツプ２、基板
１及び接合材４に応力や歪みが生じることがあり、この
結果ICフリツプチツプ２や接合材４が破壊することがあ
つた。この場合温度変化によつて任意の第１及び第２の
接合材４間に生じるICフリツプチツプ２の歪みの大きさ
は、当該第１の接合部材４が取り付けられた位置から当
該第２の接合材４が取り付けられた位置までの距離（以
下これを接合材間距離と呼ぶ）が長くなるほど大きくな
る。
リツプチツプ実装基板３においては、ICフリツプチツプ
２が接合材４を介して直接基板１上に接合されているた
めに、当該ICフリツプチツプ２と基板１との熱膨張率の
違いから温度変化等によつてICフリツプチツプ２、基板
１及び接合材４に応力や歪みが生じることがあり、この
結果ICフリツプチツプ２や接合材４が破壊することがあ
つた。この場合温度変化によつて任意の第１及び第２の
接合材４間に生じるICフリツプチツプ２の歪みの大きさ
は、当該第１の接合部材４が取り付けられた位置から当
該第２の接合材４が取り付けられた位置までの距離（以
下これを接合材間距離と呼ぶ）が長くなるほど大きくな
る。
【０００４】従つてこの種のICフリツプチツプ２におい
ては、チツプ２が大きくなるほど各接合材間距離が大き
くなるためにICフリツプチツプ２に生じる歪みも大きく
なり、この結果チツプ２及び接合材４が壊れ易くなるこ
とにより温度変化に対する当該ICフリツプチツプ２の信
頼性が低下する問題があつた。
ては、チツプ２が大きくなるほど各接合材間距離が大き
くなるためにICフリツプチツプ２に生じる歪みも大きく
なり、この結果チツプ２及び接合材４が壊れ易くなるこ
とにより温度変化に対する当該ICフリツプチツプ２の信
頼性が低下する問題があつた。
【０００５】本発明は以上の点を考慮してなされたもの
で、信頼性を向上させ得る半導体装置及びその半導体装
置の実装方法を提案しようとするものである。
で、信頼性を向上させ得る半導体装置及びその半導体装
置の実装方法を提案しようとするものである。
【０００６】
【課題を解決するための手段】かかる問題を解決するた
め本発明においては、実装面に複数の第１の接合部１１
がそれぞれ設けられ、各第１の接合部１１を、それぞれ
基板１２の所定面に設けられた対応する第２の接合部１
３に所定の接合手段１４を用いて接合するようにして基
板１２に実装する半導体装置において、半導体チツプ１
０、２０の実装面の全面に渡つて分布するように配置さ
れた第１の接合部１１を設けるようにした。
め本発明においては、実装面に複数の第１の接合部１１
がそれぞれ設けられ、各第１の接合部１１を、それぞれ
基板１２の所定面に設けられた対応する第２の接合部１
３に所定の接合手段１４を用いて接合するようにして基
板１２に実装する半導体装置において、半導体チツプ１
０、２０の実装面の全面に渡つて分布するように配置さ
れた第１の接合部１１を設けるようにした。
【０００７】また本発明においては、実装面に複数の第
１の接合部１１がそれぞれ設けられ、各第１の接合部１
１を、それぞれ基板１２の所定面に設けられた対応する
第２の接合部１３に所定の接合手段１４を用いて接合す
るようにして基板１２に実装する半導体装置の実装方法
において、第１の接合部１１を半導体チツプ１０、２０
の実装面の全面に渡つて分布するように配置し、各第１
の接合部１１をそれぞれ基板１２の第２の接合部１３に
接合手段１４を介して接合するようにした。
１の接合部１１がそれぞれ設けられ、各第１の接合部１
１を、それぞれ基板１２の所定面に設けられた対応する
第２の接合部１３に所定の接合手段１４を用いて接合す
るようにして基板１２に実装する半導体装置の実装方法
において、第１の接合部１１を半導体チツプ１０、２０
の実装面の全面に渡つて分布するように配置し、各第１
の接合部１１をそれぞれ基板１２の第２の接合部１３に
接合手段１４を介して接合するようにした。
【０００８】さらに本発明においては、各第１の接合部
１１を、半導体チツプ１０の実装面の中央部から所定面
の各対角線に沿うようにそれぞれ配置した。
１１を、半導体チツプ１０の実装面の中央部から所定面
の各対角線に沿うようにそれぞれ配置した。
【０００９】さらに本発明においては、各第１の接合部
１１を、半導体装置２０の実装面の中央部から所定面の
各端辺にそれぞれ垂直な各直線に沿うようにそれぞれ配
置した。
１１を、半導体装置２０の実装面の中央部から所定面の
各端辺にそれぞれ垂直な各直線に沿うようにそれぞれ配
置した。
【００１０】
【作用】半導体チツプ１０、２０の実装面の全面に渡つ
て分布するように配置された第１の接合部１１を設ける
ようにしたことにより、第１の接合部１１間の距離を小
さく抑えることができ、かくして温度変化等に起因する
当該半導体チツプ１０、２０の歪みを抑制することがで
きる。
て分布するように配置された第１の接合部１１を設ける
ようにしたことにより、第１の接合部１１間の距離を小
さく抑えることができ、かくして温度変化等に起因する
当該半導体チツプ１０、２０の歪みを抑制することがで
きる。
【００１１】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１２】図１において、１０は全体としてICフリツ
プチツプを示し、実装面に複数の電極及びダミー電極
（以下これらをまとめて単に電極１１と呼ぶ）が中心部
から各対角線にそれぞれ沿うように直線状にそれぞれ設
けられている。このため図２に示すように、当該ICフリ
ツプチツプ１０を実装する基板１２のパターン面上に
は、当該ICフリツプチツプ１０における各電極１１と同
様の配置に複数のランド１３がそれぞれ設けられてい
る。
プチツプを示し、実装面に複数の電極及びダミー電極
（以下これらをまとめて単に電極１１と呼ぶ）が中心部
から各対角線にそれぞれ沿うように直線状にそれぞれ設
けられている。このため図２に示すように、当該ICフリ
ツプチツプ１０を実装する基板１２のパターン面上に
は、当該ICフリツプチツプ１０における各電極１１と同
様の配置に複数のランド１３がそれぞれ設けられてい
る。
【００１３】これにより当該ICフリツプチツプ１０にお
いては、各電極１１をバンプ１４を介して当該基板１２
の対応するランドにそれぞれ接合することにより、基板
１２に実装するようになされている。
いては、各電極１１をバンプ１４を介して当該基板１２
の対応するランドにそれぞれ接合することにより、基板
１２に実装するようになされている。
【００１４】以上の構成において、ICフリツプチツプ実
装基板では、任意の２つの接合材間に生じるICフリツプ
チツプ１０の歪みの大きさは接合材間距離に比例する。
この場合図５〜図７に示すような従来のICフリツプチツ
プ２では、図３及び図７からも明らかなように、接合材
間距離が最も長いのは同一の対角線上に位置する互いに
異なる隅部にそれぞれ配置された２つの接合材４Ａ及び
４Ｂ並びに４Ｃ及び４Ｄ間であり、従つて当該ICフリツ
プチツプ２を基板１上に実装した場合には当該２つの接
合材４Ａ及び４Ｂ並びに４Ｃ及び４Ｄ間のICフリツプチ
ツプ２に最も大きな歪みが生じる。
装基板では、任意の２つの接合材間に生じるICフリツプ
チツプ１０の歪みの大きさは接合材間距離に比例する。
この場合図５〜図７に示すような従来のICフリツプチツ
プ２では、図３及び図７からも明らかなように、接合材
間距離が最も長いのは同一の対角線上に位置する互いに
異なる隅部にそれぞれ配置された２つの接合材４Ａ及び
４Ｂ並びに４Ｃ及び４Ｄ間であり、従つて当該ICフリツ
プチツプ２を基板１上に実装した場合には当該２つの接
合材４Ａ及び４Ｂ並びに４Ｃ及び４Ｄ間のICフリツプチ
ツプ２に最も大きな歪みが生じる。
【００１５】ところが実施例のICフリツプチツプ１０で
は、上述のように実装面の中心部に複数のバンプ４が配
置されているために、接合材間距離が最も長いものでも
上述の２つの接合材４Ａ及び４Ｂ並びに４Ｃ及び４Ｄ間
の接合材間距離に比べて十分に短く、従つて当該ICフリ
ツプチツプ１０を基板１２上に実装したときに温度変化
によつて発生する温度変化等に起因するICフリツプチツ
プ１０の歪みの大きさを従来のICフリツプチツプ２に比
べて実用上十分に軽減することができる。
は、上述のように実装面の中心部に複数のバンプ４が配
置されているために、接合材間距離が最も長いものでも
上述の２つの接合材４Ａ及び４Ｂ並びに４Ｃ及び４Ｄ間
の接合材間距離に比べて十分に短く、従つて当該ICフリ
ツプチツプ１０を基板１２上に実装したときに温度変化
によつて発生する温度変化等に起因するICフリツプチツ
プ１０の歪みの大きさを従来のICフリツプチツプ２に比
べて実用上十分に軽減することができる。
【００１６】以上の構成によれば、ICフリツプチツプ１
０の実装面に接合材としての複数のバンプ１４を各対角
線にそれぞれ沿うように順次配置したことにより、従来
のICフリツプチツプ２に比べて温度変化によるチツプの
歪みを抑制できる。従つて温度変化等に起因するICフリ
ツプチツプ１０及びバンプ１４等の損傷を防止でき、か
くしてICフリツプチツプの信頼性を向上させることがで
きる。
０の実装面に接合材としての複数のバンプ１４を各対角
線にそれぞれ沿うように順次配置したことにより、従来
のICフリツプチツプ２に比べて温度変化によるチツプの
歪みを抑制できる。従つて温度変化等に起因するICフリ
ツプチツプ１０及びバンプ１４等の損傷を防止でき、か
くしてICフリツプチツプの信頼性を向上させることがで
きる。
【００１７】またこの場合、ICフリツプチツプ１０に形
成する電極１１の数を従来のICフリツプチツプ２に形成
する電極の数と同一にするものとすると、この実施例の
ICフリツプチツプ１０では隣接する電極１１間の距離を
長くすることができるために基板１２との接合に用いる
バンプ１４を大きくすることができる。従つて各バンプ
１４が破壊し難くなることにより、当該ICフリツプチツ
プ１０の信頼性をさらに向上させることができる。
成する電極１１の数を従来のICフリツプチツプ２に形成
する電極の数と同一にするものとすると、この実施例の
ICフリツプチツプ１０では隣接する電極１１間の距離を
長くすることができるために基板１２との接合に用いる
バンプ１４を大きくすることができる。従つて各バンプ
１４が破壊し難くなることにより、当該ICフリツプチツ
プ１０の信頼性をさらに向上させることができる。
【００１８】さらに当該ICフリツプチツプ１０において
は、電極１１間のピツチを従来のICフリツプチツプ２の
電極１１間のピツチと同一にするものとすると、従来の
ICフリツプチツプ２に形成できるインプツト／アウトプ
ツト電極数よりも多くのインプツト／アウトプツト電極
を形成することができ、かくしてICフリツプチツプの信
頼性を向上させることができる。
は、電極１１間のピツチを従来のICフリツプチツプ２の
電極１１間のピツチと同一にするものとすると、従来の
ICフリツプチツプ２に形成できるインプツト／アウトプ
ツト電極数よりも多くのインプツト／アウトプツト電極
を形成することができ、かくしてICフリツプチツプの信
頼性を向上させることができる。
【００１９】なお上述の実施例においては、ICフリツプ
チツプ１０の電極１１を図１に示すように各対角線にそ
れぞれ沿うように順次形成するようにした場合について
述べたが、本発明はこれに限らず、例えば図４に示すよ
うに、ICフリツプチツプ２０の実装面の互いに対向する
各辺の中央部を結ぶように電極１１を順次形成するよう
にしても良く、要は、ICフリツプチツプ１０の実装面に
バンプ１４間の距離が大きくならないように電極１１を
形成するのであれば、電極１１の配置パターンとしては
この他種々のパターンを適用できる。
チツプ１０の電極１１を図１に示すように各対角線にそ
れぞれ沿うように順次形成するようにした場合について
述べたが、本発明はこれに限らず、例えば図４に示すよ
うに、ICフリツプチツプ２０の実装面の互いに対向する
各辺の中央部を結ぶように電極１１を順次形成するよう
にしても良く、要は、ICフリツプチツプ１０の実装面に
バンプ１４間の距離が大きくならないように電極１１を
形成するのであれば、電極１１の配置パターンとしては
この他種々のパターンを適用できる。
【００２０】また上述の実施例においては、ICフリツプ
チツプ１０の実装面に当該ICフリツプチツプ１０と基板
１２とを接合する手段（接合材）としてのバンプ１４を
各対角線にそれぞれ沿うように形成するようにした場合
について述べたが、本発明はこれに限らず、バンプ１４
とバンプ１４以外の他の接合材とを合わせて全体として
ICフリツプチツプ１０の実装面に図１のようなパンプの
配置パターンを形成するようにしても良い。
チツプ１０の実装面に当該ICフリツプチツプ１０と基板
１２とを接合する手段（接合材）としてのバンプ１４を
各対角線にそれぞれ沿うように形成するようにした場合
について述べたが、本発明はこれに限らず、バンプ１４
とバンプ１４以外の他の接合材とを合わせて全体として
ICフリツプチツプ１０の実装面に図１のようなパンプの
配置パターンを形成するようにしても良い。
【００２１】この場合当該バンプ１４以外の他の接合材
は、ICフリツプチツプ１０の電極１１と基板１２のラン
ド１３間以外の所において当該ICフリツプチツプ１０及
び基板１２を接合するものであつても良い。
は、ICフリツプチツプ１０の電極１１と基板１２のラン
ド１３間以外の所において当該ICフリツプチツプ１０及
び基板１２を接合するものであつても良い。
【００２２】
【発明の効果】上述のように本発明によれば、実装面に
複数の第１の接合部がそれぞれ設けられ、各第１の接合
部を、それぞれ基板の所定面に設けられた対応する第２
の接合部に所定の接合手段を用いて接合することにより
基板に実装する半導体装置において、半導体チツプの実
装面の全面に渡つて分布するように配置された第１の接
合部を設けるようにしたことにより、温度変化等に起因
する当該半導体チツプの歪みを抑制することができ、か
くして信頼性を向上させ得る半導体装置及び半導体装置
の実装方法を実現できる。
複数の第１の接合部がそれぞれ設けられ、各第１の接合
部を、それぞれ基板の所定面に設けられた対応する第２
の接合部に所定の接合手段を用いて接合することにより
基板に実装する半導体装置において、半導体チツプの実
装面の全面に渡つて分布するように配置された第１の接
合部を設けるようにしたことにより、温度変化等に起因
する当該半導体チツプの歪みを抑制することができ、か
くして信頼性を向上させ得る半導体装置及び半導体装置
の実装方法を実現できる。
【図１】実施例のICフリツプチツプにおける電極の形成
パターンを示す平面図である。
パターンを示す平面図である。
【図２】図１に示すICフリツプチツプを実装する基板の
ランドパターンを示す平面図である。
ランドパターンを示す平面図である。
【図３】接合材間距離の説明に供する平面図である。
【図４】他の実施例を示す平面図である。
【図５】従来のICフリツプチツプを基板に実装した様子
を示す斜視図である。
を示す斜視図である。
【図６】接合材を用いてICフリツプチツプ及び基板を接
合したときの様子を示す側面図である。
合したときの様子を示す側面図である。
【図７】従来のICフリツプチツプに形成された接合部の
形成パターンを示す平面図である。
形成パターンを示す平面図である。
１、１２……基板、１Ａ、２Ａ……接合部、２、１０、
２０……ICフリツプチツプ、３……ICフリツプチツプ実
装基板、４、４Ａ〜４Ｄ……接合材、１１……電極、１
３……ランド、１４……バンプ。
２０……ICフリツプチツプ、３……ICフリツプチツプ実
装基板、４、４Ａ〜４Ｄ……接合材、１１……電極、１
３……ランド、１４……バンプ。
Claims (4)
- 【請求項１】実装面に複数の第１の接合部がそれぞれ設
けられ、各上記第１の接合部を、それぞれ基板の所定面
に設けられた対応する第２の接合部に所定の接合手段を
用いて接合するようにして上記基板に実装する半導体装
置において、 上記半導体チツプの上記実装面の全面に渡つて分布する
ように配置された上記第１の接合部を具えることを特徴
とする半導体装置。 - 【請求項２】実装面に複数の第１の接合部がそれぞれ設
けられ、各上記第１の接合部を、それぞれ基板の所定面
に設けられた対応する第２の接合部に所定の接合手段を
用いて接合するようにして上記基板に実装する半導体装
置の実装方法において、 上記第１の接合部を上記半導体チツプの上記実装面の全
面に渡つて分布するように配置し、 各上記第１の接合部をそれぞれ上記基板の上記第２の接
合部に上記接合手段を介して接合することを特徴する半
導体装置の実装方法。 - 【請求項３】各上記第１の接合部を、上記半導体チツプ
の上記実装面の中央部から上記所定面の各対角線に沿う
ようにそれぞれ配置したことを特徴とする請求項１に記
載の半導体装置。 - 【請求項４】各上記第１の接合部を、上記半導体装置の
上記実装面の中央部から上記所定面の各端辺にそれぞれ
垂直な各直線に沿うようにそれぞれ配置したことを特徴
とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25003293A JP3334816B2 (ja) | 1993-09-10 | 1993-09-10 | 半導体装置及び半導体装置の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25003293A JP3334816B2 (ja) | 1993-09-10 | 1993-09-10 | 半導体装置及び半導体装置の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786330A true JPH0786330A (ja) | 1995-03-31 |
| JP3334816B2 JP3334816B2 (ja) | 2002-10-15 |
Family
ID=17201821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25003293A Expired - Fee Related JP3334816B2 (ja) | 1993-09-10 | 1993-09-10 | 半導体装置及び半導体装置の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3334816B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203758A (ja) * | 2003-12-16 | 2005-07-28 | Samsung Electronics Co Ltd | 駆動チップ及びこれを有する表示装置 |
| US7427812B2 (en) | 2004-03-15 | 2008-09-23 | Casio Computer Co., Ltd. | Semiconductor device with increased number of external connection electrodes |
-
1993
- 1993-09-10 JP JP25003293A patent/JP3334816B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203758A (ja) * | 2003-12-16 | 2005-07-28 | Samsung Electronics Co Ltd | 駆動チップ及びこれを有する表示装置 |
| US7903067B2 (en) | 2003-12-16 | 2011-03-08 | Samsung Electronics Co., Ltd. | Driver chip and display apparatus having the same |
| US7427812B2 (en) | 2004-03-15 | 2008-09-23 | Casio Computer Co., Ltd. | Semiconductor device with increased number of external connection electrodes |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3334816B2 (ja) | 2002-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6303998B1 (en) | Semiconductor device having a chip mounted on a rectangular substrate | |
| JP2001274196A (ja) | 半導体装置 | |
| US20110266672A1 (en) | Integrated-circuit attachment structure with solder balls and pins | |
| JPH05109813A (ja) | 半導体装置 | |
| JPH09260436A (ja) | 半導体装置 | |
| JP2907168B2 (ja) | 半導体装置および半導体装置と基板の接合構造 | |
| JPH0786330A (ja) | 半導体装置及び半導体装置の実装方法 | |
| JP2570468B2 (ja) | Ｌｓｉモジュールの製造方法 | |
| JPH0530083B2 (ja) | ||
| JPH1197569A (ja) | 半導体パッケージ | |
| JP2000068271A (ja) | ウエハ装置およびチップ装置並びにチップ装置の製造方法 | |
| JP3270233B2 (ja) | 半導体装置 | |
| KR100694455B1 (ko) | 반도체패키지 | |
| JP3285017B2 (ja) | 半導体装置 | |
| JPH0669371A (ja) | Ｐｇａパッケージ | |
| JPH1167829A (ja) | 電子部品の実装方法及び該方法に用いる電子部品と配線基板 | |
| JP2783233B2 (ja) | Ｌｓｉパッケージ | |
| JPH05326833A (ja) | 半導体実装基板 | |
| JPH098166A (ja) | パッケージ装置 | |
| JPH09283560A (ja) | 半導体装置およびその製造方法 | |
| JPH0543294B2 (ja) | ||
| JPS6262533A (ja) | 半導体素子の高密度実装方法 | |
| JPH0430441A (ja) | 半導体装置 | |
| JP2000133920A (ja) | プリント配線板及び印刷ユニット構造 | |
| JPH1197571A (ja) | 変換基板及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |