JPH0787247B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0787247B2 JPH0787247B2 JP63130886A JP13088688A JPH0787247B2 JP H0787247 B2 JPH0787247 B2 JP H0787247B2 JP 63130886 A JP63130886 A JP 63130886A JP 13088688 A JP13088688 A JP 13088688A JP H0787247 B2 JPH0787247 B2 JP H0787247B2
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- JP
- Japan
- Prior art keywords
- channel
- region
- insulated gate
- bipolar transistor
- igbtq
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はインバータ等の装置に応用されるパワーICな
どの半導体装置に関するものであり、特にそのモノリシ
ック化技術に関するものである。
どの半導体装置に関するものであり、特にそのモノリシ
ック化技術に関するものである。
第３図は従来の３相ブリッジ構成のパワーデバイスの回
路図である。Ｎチャネルの絶縁ゲート型バイポーラトラ
ンジスタ（以下IGBTと略す）Q1〜Q6が３相ブリッジ構成
に配置されている。電源VSの正電位側がＮチャネルIGBT
Q1，Q3およびQ5のコレクタＣに、負電位側がＮチャネル
IGBTQ2，Q4およびQ6のエミッタＥにそれぞれ共通に接続
される。ＮチャネルIGBTQ1，Q2の接続点から出力Ｕ、Ｎ
チャネルIGBTQ3，Q4の接続点から出力ＶおよびＮチャネ
ルIGBTQ5，Q6の接続点から出力Ｗが３相出力として出力
される。また還流ダイオードD1〜D6が対応するＮチャネ
ルIGBTQ1〜Q6のそれぞれに逆並列に接続される。
路図である。Ｎチャネルの絶縁ゲート型バイポーラトラ
ンジスタ（以下IGBTと略す）Q1〜Q6が３相ブリッジ構成
に配置されている。電源VSの正電位側がＮチャネルIGBT
Q1，Q3およびQ5のコレクタＣに、負電位側がＮチャネル
IGBTQ2，Q4およびQ6のエミッタＥにそれぞれ共通に接続
される。ＮチャネルIGBTQ1，Q2の接続点から出力Ｕ、Ｎ
チャネルIGBTQ3，Q4の接続点から出力ＶおよびＮチャネ
ルIGBTQ5，Q6の接続点から出力Ｗが３相出力として出力
される。また還流ダイオードD1〜D6が対応するＮチャネ
ルIGBTQ1〜Q6のそれぞれに逆並列に接続される。
第４図は第３図に示す３相ブリッジ構成の１相分の構成
を示した回路図である。ドライブ回路DR1，DR2の出力が
対応するＮチャネルIGBTQ1，Q2のそれぞれのゲートに接
続される。保護回路P1，P2が対応するＮチャネルIGBT
Q1，Q2のそれぞれのコレクタの電圧を検出し、Ｎチャネ
ルIGBTQ1，Q2に過電流が流れた場合などは対応するドラ
イブ回路DR1，DR2の出力を制限する。他の２相について
も同様の構成である。
を示した回路図である。ドライブ回路DR1，DR2の出力が
対応するＮチャネルIGBTQ1，Q2のそれぞれのゲートに接
続される。保護回路P1，P2が対応するＮチャネルIGBT
Q1，Q2のそれぞれのコレクタの電圧を検出し、Ｎチャネ
ルIGBTQ1，Q2に過電流が流れた場合などは対応するドラ
イブ回路DR1，DR2の出力を制限する。他の２相について
も同様の構成である。
このような大電力用のＮチャネルIGBTは、垂直構造によ
り半導体基板上に製造される。第４図に示す１相分のＮ
チャネルIGBTQ1，Q2において、Q1の端子ＣとQ2の端子
Ｕ、Q1の端子ＵとQ2の端子Ｅが構造上に対応する点とな
る。ＮチャネルIGBTQ1，Q2を同じ垂直構造によって製造
すると、端子Ｕを共通化するためには別々のディスクリ
ートなＮチャネルIGBT素子を２個用い、その間に結線を
施す構造となる。また還流ダイオードD1，D2も同様にデ
ィスクリートな素子を用いることになる。
り半導体基板上に製造される。第４図に示す１相分のＮ
チャネルIGBTQ1，Q2において、Q1の端子ＣとQ2の端子
Ｕ、Q1の端子ＵとQ2の端子Ｅが構造上に対応する点とな
る。ＮチャネルIGBTQ1，Q2を同じ垂直構造によって製造
すると、端子Ｕを共通化するためには別々のディスクリ
ートなＮチャネルIGBT素子を２個用い、その間に結線を
施す構造となる。また還流ダイオードD1，D2も同様にデ
ィスクリートな素子を用いることになる。
また、ＮチャネルIGBTQ1のエミッタは出力Ｕに接続され
ており、急激に電位が変化する。この電位の変化による
誤動作を防ぐためドライブ回路DR1，DR2および保護回路
P1，P2などの外部回路の電源もＮチャネルIGBTQ1，Q2の
それぞれに対応した別のものとなり、そのため各グルー
プごとに分離した構成となる。
ており、急激に電位が変化する。この電位の変化による
誤動作を防ぐためドライブ回路DR1，DR2および保護回路
P1，P2などの外部回路の電源もＮチャネルIGBTQ1，Q2の
それぞれに対応した別のものとなり、そのため各グルー
プごとに分離した構成となる。
従来の半導体装置は以上のように構成されているので１
相分のＮチャネルIGBTQ1，Q2および還流ダイオードD1，
D2をディスクリートな素子により構成しなければなら
ず、また各IGBTごとに外部回路の電源を別々にしなけれ
ばならなかった。そのため、各素子間の結線など組立が
複雑となり製造時間およびコストが増大する、また装置
全体が大きく重くなるなどという問題点があった。
相分のＮチャネルIGBTQ1，Q2および還流ダイオードD1，
D2をディスクリートな素子により構成しなければなら
ず、また各IGBTごとに外部回路の電源を別々にしなけれ
ばならなかった。そのため、各素子間の結線など組立が
複雑となり製造時間およびコストが増大する、また装置
全体が大きく重くなるなどという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、１相分のIGBTおよび還流ダイオードを同一基
板上に形成し、組立が簡単で製造時間およびコストを軽
減し、また装置全体が小型で軽量な半導体装置を得るこ
とを目的とする。
たもので、１相分のIGBTおよび還流ダイオードを同一基
板上に形成し、組立が簡単で製造時間およびコストを軽
減し、また装置全体が小型で軽量な半導体装置を得るこ
とを目的とする。
一主面と他主面とを有するとともに第１導電型の第１の
半導体層とこの第１導電型とは逆の導電型である第２導
電型の第２の半導体層それぞれが前記両主面に露出面を
有して配設された半導体基板と、この半導体基板の一主
面上に配設され、第１及び第２の半導体層の両方に接触
した電極と、半導体基板の第１、第２の半導体層の他主
面上に配設され、この第１の半導体層をコレクタとして
形成された、第１の導電型のチャネル領域を有する第１
の絶縁ゲート型バイポーラトランジスタと、半導体基板
の第１、第２の半導体層の他主面上に配設され、この第
２の半導体層をコレクタとして形成された、第２の導電
型のチャネル領域を有する第２の絶縁ゲート型バイポー
ラトランジスタと、半導体基板上に形成された第１およ
び第２の絶縁ゲート型バイポーラトランジスタを駆動す
る駆動回路と、半導体基板上に形成され、第１の絶縁ゲ
ート型バイポーラトランジスタ、第２の絶縁ゲート型バ
イポーラトランジスタおよび駆動回路それぞれの間を電
気的に分離する高耐圧分離層と、第１の絶縁ゲート型バ
イポーラトランジスタが配設された第２の半導体層の他
主面上に配設され、この第２の半導体層を介して短絡す
る電極を一方電極とするとともにこの第１の絶縁ゲート
型バイポーラトランジスタのコレクタ、エミッタ間に逆
並列に接続された第１の還流ダイオードと、第２の絶縁
ゲート型バイポーラトランジスタが配設された第１の半
導体層の他主面上に配設され、この第１の半導体層を介
して短絡する電極を一方電極とするとともにこの前記第
２の絶縁ゲート型バイポーラトランジスタのコレクタ，
エミッタ間に逆並列に接続された第２の還流ダイオード
とを備えたものである。
半導体層とこの第１導電型とは逆の導電型である第２導
電型の第２の半導体層それぞれが前記両主面に露出面を
有して配設された半導体基板と、この半導体基板の一主
面上に配設され、第１及び第２の半導体層の両方に接触
した電極と、半導体基板の第１、第２の半導体層の他主
面上に配設され、この第１の半導体層をコレクタとして
形成された、第１の導電型のチャネル領域を有する第１
の絶縁ゲート型バイポーラトランジスタと、半導体基板
の第１、第２の半導体層の他主面上に配設され、この第
２の半導体層をコレクタとして形成された、第２の導電
型のチャネル領域を有する第２の絶縁ゲート型バイポー
ラトランジスタと、半導体基板上に形成された第１およ
び第２の絶縁ゲート型バイポーラトランジスタを駆動す
る駆動回路と、半導体基板上に形成され、第１の絶縁ゲ
ート型バイポーラトランジスタ、第２の絶縁ゲート型バ
イポーラトランジスタおよび駆動回路それぞれの間を電
気的に分離する高耐圧分離層と、第１の絶縁ゲート型バ
イポーラトランジスタが配設された第２の半導体層の他
主面上に配設され、この第２の半導体層を介して短絡す
る電極を一方電極とするとともにこの第１の絶縁ゲート
型バイポーラトランジスタのコレクタ、エミッタ間に逆
並列に接続された第１の還流ダイオードと、第２の絶縁
ゲート型バイポーラトランジスタが配設された第１の半
導体層の他主面上に配設され、この第１の半導体層を介
して短絡する電極を一方電極とするとともにこの前記第
２の絶縁ゲート型バイポーラトランジスタのコレクタ，
エミッタ間に逆並列に接続された第２の還流ダイオード
とを備えたものである。
この発明における半導体装置は、第１および第２の絶縁
ゲート型バイポーラトランジスタがそれぞれ第１及び第
２の導電型を有し、半導体基板も第１および第２の半導
体層を有しているので、半導体基板の第１および第２の
半導体層を能動領域とすることにより、第１および第２
の絶縁ゲート型バイポーラトランジスタ、さらに第１お
よび第２の還流ダイオードを同一半導体基板上に形成す
ることができる。
ゲート型バイポーラトランジスタがそれぞれ第１及び第
２の導電型を有し、半導体基板も第１および第２の半導
体層を有しているので、半導体基板の第１および第２の
半導体層を能動領域とすることにより、第１および第２
の絶縁ゲート型バイポーラトランジスタ、さらに第１お
よび第２の還流ダイオードを同一半導体基板上に形成す
ることができる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による集積回路化された３相イ
ンバータの１相分の回路図である。
図はこの発明の一実施例による集積回路化された３相イ
ンバータの１相分の回路図である。
まず、構成について説明する。制御回路CLは入力端子Ｓ
および出力端子ST,SBを有する。また電源電圧VCCに接続
された低電圧監視回路UV、IGBTQ7のエミッタおよびIGBT
Q2のコレクタにそれぞれ接続された過電流検出回路O
C1，OC2およびIGBTQ7，Q2にそれぞれ隣接配置された過
熱検出回路OT1，OT2などからの入力信号に応答し、それ
らに対応した異常信号を出力する異常信号出力出力端子
Ｆを有する。また電源電圧VCC接続端子および接地端子
を有する。
および出力端子ST,SBを有する。また電源電圧VCCに接続
された低電圧監視回路UV、IGBTQ7のエミッタおよびIGBT
Q2のコレクタにそれぞれ接続された過電流検出回路O
C1，OC2およびIGBTQ7，Q2にそれぞれ隣接配置された過
熱検出回路OT1，OT2などからの入力信号に応答し、それ
らに対応した異常信号を出力する異常信号出力出力端子
Ｆを有する。また電源電圧VCC接続端子および接地端子
を有する。
出力端子STは抵抗R1を介してトランジスタT1のベースに
接続され出力端子SBは抵抗R6を介してトランジスタT4，
T5のベースに共通に接続される。トランジスタT1のコレ
クタは抵抗R3を介してトランジスタT2，T3のベースに共
通に接続される。トランジスタT2のベースとコレクタは
抵抗R2を介して接続される。トランジスタT2のコレクタ
はＰチャネルIGBTQ7のエミッタE1に接続される。共通に
接続されたトランジスタT2，T3のエミッタは抵抗R7を介
してＰチャネルIGBTQ7のゲートG1に接続される。トラン
ジスタT1のエミッタは、トランジスタT3，T5のコレクタ
に共通に接続される。トランジスタT4のベースとコレク
タは抵抗R4を介して接続される。トランジスタT4のコレ
クタは電源VCCに接続される。トランジスタT4，T5のエ
ミッタは共通に抵抗R5を介してＮチャネルIGBTQ2のゲー
トG2に接続される。トランジスタT5のコレクタはＮチャ
ネルIGBTQ2のエミッタE2に接続される。過電流検出回路
OC1，OC2はそれぞれＰチャネルIGBTQ7のエミッタE1およ
びＮチャネルIGBTQ2のコレクタに接続され、それぞれの
出力を制御回路CLに接続される。制御回路CL、過電流検
出回路OC1，OC2、低電圧監視回路UV、トランジスタT1〜
T5および抵抗R1〜R7は保護回路を含むドライブ回路DRを
構成している。
接続され出力端子SBは抵抗R6を介してトランジスタT4，
T5のベースに共通に接続される。トランジスタT1のコレ
クタは抵抗R3を介してトランジスタT2，T3のベースに共
通に接続される。トランジスタT2のベースとコレクタは
抵抗R2を介して接続される。トランジスタT2のコレクタ
はＰチャネルIGBTQ7のエミッタE1に接続される。共通に
接続されたトランジスタT2，T3のエミッタは抵抗R7を介
してＰチャネルIGBTQ7のゲートG1に接続される。トラン
ジスタT1のエミッタは、トランジスタT3，T5のコレクタ
に共通に接続される。トランジスタT4のベースとコレク
タは抵抗R4を介して接続される。トランジスタT4のコレ
クタは電源VCCに接続される。トランジスタT4，T5のエ
ミッタは共通に抵抗R5を介してＮチャネルIGBTQ2のゲー
トG2に接続される。トランジスタT5のコレクタはＮチャ
ネルIGBTQ2のエミッタE2に接続される。過電流検出回路
OC1，OC2はそれぞれＰチャネルIGBTQ7のエミッタE1およ
びＮチャネルIGBTQ2のコレクタに接続され、それぞれの
出力を制御回路CLに接続される。制御回路CL、過電流検
出回路OC1，OC2、低電圧監視回路UV、トランジスタT1〜
T5および抵抗R1〜R7は保護回路を含むドライブ回路DRを
構成している。
ＰチャネルIGBTQ7のコレクタ，エミッタ間およびＮチャ
ネルIGBTQ2のコレクタ，エミッタ間に還流ダイオード
D1，D2がそれぞれ逆並列に接続される。ＰチャネルIGBT
Q7のコレクタとＮチャネルIGBTQ2のコレクタは接続され
出力Ｕが出力される。ＰチャネルIGBTQ7のエミッタE1は
端子Ｃに接続され、ＮチャネルIGBTQ2のエミッタE2は接
地される。ＰチャネルIGBTQ7,NチャネルIGBTQ2および還
流ダイオードD1，D2はパワーデバイスの１相分のアーム
Ａを構成している。また、他の２相のアームについても
同様の構成であり、３つのアームは第３図に示すように
接続されている。
ネルIGBTQ2のコレクタ，エミッタ間に還流ダイオード
D1，D2がそれぞれ逆並列に接続される。ＰチャネルIGBT
Q7のコレクタとＮチャネルIGBTQ2のコレクタは接続され
出力Ｕが出力される。ＰチャネルIGBTQ7のエミッタE1は
端子Ｃに接続され、ＮチャネルIGBTQ2のエミッタE2は接
地される。ＰチャネルIGBTQ7,NチャネルIGBTQ2および還
流ダイオードD1，D2はパワーデバイスの１相分のアーム
Ａを構成している。また、他の２相のアームについても
同様の構成であり、３つのアームは第３図に示すように
接続されている。
次に動作について説明する。周知のPWM入力スイッチン
グレギュレータなどで構成される制御回路CLの入力端子
Ｓにマイコンやゲートアレイ等からの信号が入力される
と、それに応じて出力端子ST,SBからそれぞれＰチャネ
ルIGBTQ7,NチャネルIGBTQ2の駆動するための信号が出力
される。
グレギュレータなどで構成される制御回路CLの入力端子
Ｓにマイコンやゲートアレイ等からの信号が入力される
と、それに応じて出力端子ST,SBからそれぞれＰチャネ
ルIGBTQ7,NチャネルIGBTQ2の駆動するための信号が出力
される。
出力STが“H"レベルになると抵抗R1を介してトランジス
タT1のベース電位が上昇しトランジスタT1が導通、さら
にトランジスタT2が非導通、トランジスタT3が導通とな
る。端子Ｃの電圧を抵抗R2，R3でほぼ分割した電圧が抵
抗R7を介してＰチャネルIGBTQ7のゲートG1に与えられ
る。この電圧は端子Ｃの電圧より低いのでＰチャネルIG
BTQ7は導通となる。出力STが“L"レベルになるとトラン
ジスタT1，T3が非導通となり、トランジスタT2が導通と
なる。ＰチャネルIGBTQ7のゲートG1にはほぼ端子Ｃの電
圧が与えられ、ＰチャネルIGBTQ7は非導通となる。
タT1のベース電位が上昇しトランジスタT1が導通、さら
にトランジスタT2が非導通、トランジスタT3が導通とな
る。端子Ｃの電圧を抵抗R2，R3でほぼ分割した電圧が抵
抗R7を介してＰチャネルIGBTQ7のゲートG1に与えられ
る。この電圧は端子Ｃの電圧より低いのでＰチャネルIG
BTQ7は導通となる。出力STが“L"レベルになるとトラン
ジスタT1，T3が非導通となり、トランジスタT2が導通と
なる。ＰチャネルIGBTQ7のゲートG1にはほぼ端子Ｃの電
圧が与えられ、ＰチャネルIGBTQ7は非導通となる。
出力SBが“H"レベルになると抵抗R6を介してトランジス
タT4，T5のベース電位が上昇し、トランジスタT4が導
通、トランジスタT5が非導通となる。ＮチャネルIGBTQ2
のゲートG2にはほぼ電源電圧VCCが与えられ、Ｎチャネ
ルIGBTQ2は導通となる。出力SBが“L"レベルになるとト
ランジスタT4が非導通、T5が導通となる。ＮチャネルIG
BTQ2のゲートG2にはほぼ接地電位が与えられ、Ｎチャネ
ルIGBTQ2は非導通となる。
タT4，T5のベース電位が上昇し、トランジスタT4が導
通、トランジスタT5が非導通となる。ＮチャネルIGBTQ2
のゲートG2にはほぼ電源電圧VCCが与えられ、Ｎチャネ
ルIGBTQ2は導通となる。出力SBが“L"レベルになるとト
ランジスタT4が非導通、T5が導通となる。ＮチャネルIG
BTQ2のゲートG2にはほぼ接地電位が与えられ、Ｎチャネ
ルIGBTQ2は非導通となる。
このような動作中、ＰチャネルIGBTQ7,NチャネルIGBTQ2
の両方が同時に導通となると端子Ｃが直接接地レベルに
接続される形になるので、これを避け安定な動作を行う
ため出力ST,SBが同時に“H"レベルになることはなく、
またそれぞれの“H"レベルの期間の間には両方が“L"レ
ベルとなるデッドタイムが制御回路CLにより設けられ
る。
の両方が同時に導通となると端子Ｃが直接接地レベルに
接続される形になるので、これを避け安定な動作を行う
ため出力ST,SBが同時に“H"レベルになることはなく、
またそれぞれの“H"レベルの期間の間には両方が“L"レ
ベルとなるデッドタイムが制御回路CLにより設けられ
る。
過電流検出回路OC1，OC2はそれぞれＰチャネルIGBTQ7,N
チャネルIGBTQ2に流れる過電流を検出する。過熱検出回
路OT1，OT2はそれぞれアッパーアーム側のＰチャネルIG
BTQ7，還流ダイオードD1およびローアーアーム側のＮチ
ャネルIGBTQ2，還流ダイオードD2の過熱を検出する。ま
た低電圧監視回路UVは電源電圧VCCの低下を検出する。
制御回路CLはこのような検出信号を入力され、いずれか
に異常が発生した場合には、入力信号Ｓに無関係に出力
ST,SBを抑制し、ＰチャネルIGBTQ7,NチャネルIGBTQ2の
駆動を休止する。また各検出信号の組合せに応じて異常
状態を外部に知らせるために、異常信号出力Ｆを外部に
出力する。
チャネルIGBTQ2に流れる過電流を検出する。過熱検出回
路OT1，OT2はそれぞれアッパーアーム側のＰチャネルIG
BTQ7，還流ダイオードD1およびローアーアーム側のＮチ
ャネルIGBTQ2，還流ダイオードD2の過熱を検出する。ま
た低電圧監視回路UVは電源電圧VCCの低下を検出する。
制御回路CLはこのような検出信号を入力され、いずれか
に異常が発生した場合には、入力信号Ｓに無関係に出力
ST,SBを抑制し、ＰチャネルIGBTQ7,NチャネルIGBTQ2の
駆動を休止する。また各検出信号の組合せに応じて異常
状態を外部に知らせるために、異常信号出力Ｆを外部に
出力する。
第２図は、第１図に示すアームＡを半導体基板上に構成
したようすを示す断面図である。出力Ｕとなる電極14の
上に、n+領域1a,1bおよびp+領域５が設けられる。その
上にp+領域2a,2bおよびn+領域6,13が設けられる。p+領
域2a,n+領域６はn+領域1bに接し、p+領域2bはn+領域1a,
1bおよびp+領域５に接し、n+領域13はn+領域1aに接して
いる。さらにその上にn-領域3,p+バッファ領域８および
n+バッファ領域７が形成される。n-領域３はp+領域2aに
接し、p+バッファ領域８はp+領域2a,2bおよびn+領域６
に接し、n+バッファ領域７はp+領域2bおよびn+領域13に
接している。薄く形成されたn+バッファ領域7,p+バッフ
ァ領域８の上には、それぞれn-領域15,p-領域16が形成
される。高耐圧分離層4aはn-領域３とp+バッファ領域８
およびp-領域16とを分離し、高耐圧分離層4bはp+バッフ
ァ領域８およびp-領域16とn+バッファ領域７およびn-領
域15とを分離する。なおn+バッファ領域７およびP+バッ
ファ領域８は各IGBTのラッチアップ耐量を向上させるた
めのものである。
したようすを示す断面図である。出力Ｕとなる電極14の
上に、n+領域1a,1bおよびp+領域５が設けられる。その
上にp+領域2a,2bおよびn+領域6,13が設けられる。p+領
域2a,n+領域６はn+領域1bに接し、p+領域2bはn+領域1a,
1bおよびp+領域５に接し、n+領域13はn+領域1aに接して
いる。さらにその上にn-領域3,p+バッファ領域８および
n+バッファ領域７が形成される。n-領域３はp+領域2aに
接し、p+バッファ領域８はp+領域2a,2bおよびn+領域６
に接し、n+バッファ領域７はp+領域2bおよびn+領域13に
接している。薄く形成されたn+バッファ領域7,p+バッフ
ァ領域８の上には、それぞれn-領域15,p-領域16が形成
される。高耐圧分離層4aはn-領域３とp+バッファ領域８
およびp-領域16とを分離し、高耐圧分離層4bはp+バッフ
ァ領域８およびp-領域16とn+バッファ領域７およびn-領
域15とを分離する。なおn+バッファ領域７およびP+バッ
ファ領域８は各IGBTのラッチアップ耐量を向上させるた
めのものである。
n-領域15内に、中央部が高濃度で周辺部が低濃度のｐ領
域９が選択的に設けられ、さらにｐ領域９内にn-領域10
が選択的に設けられる。p-領域16内に、中央部が高濃度
で周辺部が低濃度のｎ領域11が選択的に設けられ、さら
にｎ領域11内にp-領域12が選択的に設けられる。ｐ領域
９の中央部およびn-領域10の一部に接してエミッタ電極
E2が、ｎ領域11の中央部およびp-領域12の一部に接して
エミッタ電極E1がそれぞれ設けられる。またｐ領域９の
両端部およびｎ領域11の両端部には絶縁膜を介してそれ
ぞれのゲート電極G2，G1が設けられる。
域９が選択的に設けられ、さらにｐ領域９内にn-領域10
が選択的に設けられる。p-領域16内に、中央部が高濃度
で周辺部が低濃度のｎ領域11が選択的に設けられ、さら
にｎ領域11内にp-領域12が選択的に設けられる。ｐ領域
９の中央部およびn-領域10の一部に接してエミッタ電極
E2が、ｎ領域11の中央部およびp-領域12の一部に接して
エミッタ電極E1がそれぞれ設けられる。またｐ領域９の
両端部およびｎ領域11の両端部には絶縁膜を介してそれ
ぞれのゲート電極G2，G1が設けられる。
ＰチャネルIGBTQ7のコレクタはp+バッファ領域８および
p-領域16によって形成され、エミッタはp-領域12によっ
て形成され、チャネル領域はｎ領域11によってゲート電
極G1直下に形成される。ＮチャネルIGBTQ2のコレクタは
n+バッファ領域７およびn-領域15によって形成され、エ
ミッタはn-領域10によって形成され、チャネル領域はｐ
領域９によってゲート電極G2直下に形成される。またｐ
チャネルIGBTQ7のコレクタ注入領域はn+領域1b,6によっ
て、ＮチャネルIGBTQ2のコレクタ注入領域はp+領域2b,5
によって形成される。
p-領域16によって形成され、エミッタはp-領域12によっ
て形成され、チャネル領域はｎ領域11によってゲート電
極G1直下に形成される。ＮチャネルIGBTQ2のコレクタは
n+バッファ領域７およびn-領域15によって形成され、エ
ミッタはn-領域10によって形成され、チャネル領域はｐ
領域９によってゲート電極G2直下に形成される。またｐ
チャネルIGBTQ7のコレクタ注入領域はn+領域1b,6によっ
て、ＮチャネルIGBTQ2のコレクタ注入領域はp+領域2b,5
によって形成される。
還流ダイオードD1のアノードはp+領域5,2b、p+バッファ
領域８およびp-領域16によって形成され、カソードはｎ
領域11によって形成される。還流ダイオードD2のカソー
ドは、n+領域1a,13、n+バッファ領域７およびn-領域15
によって形成され、アノードはｐ領域９によって形成さ
れる。
領域８およびp-領域16によって形成され、カソードはｎ
領域11によって形成される。還流ダイオードD2のカソー
ドは、n+領域1a,13、n+バッファ領域７およびn-領域15
によって形成され、アノードはｐ領域９によって形成さ
れる。
またn+領域３には第１図に示すドライブ回路DRの一部ま
たはすべてを形成することができ、p+領域2aはそのサブ
トスレートとして機能する。
たはすべてを形成することができ、p+領域2aはそのサブ
トスレートとして機能する。
このようにＰチャネルIGBTQ7,NチャネルIGBTQ2をトーテ
ムポール型に接続することにより出力Ｕとなる電極14を
共通化し同一基板上にＰチャネルIGBTQ7,NチャネルIGBT
Q2および還流ダイオードD1，D2を形成することができ
る。また、ゲート電極G1，G2に与えられる制御電圧の基
準電位となるＰチャネルIGBTQ7,NチャネルIGBTQ2のそれ
ぞれのエミッタE1，E2の電位が、出力Ｕとは無関係に一
定なので、ドライブ回路DRの電源VCCをアッパーアーム
側およびローアーアーム側で共通にすることができる。
ドライブ回路DRの構成が簡単となり、さらにその一部ま
たはすべてをＰチャネルIGBTQ7,NチャネルIGBTQ2と同一
基板上のn-領域３に設けることも可能となる。
ムポール型に接続することにより出力Ｕとなる電極14を
共通化し同一基板上にＰチャネルIGBTQ7,NチャネルIGBT
Q2および還流ダイオードD1，D2を形成することができ
る。また、ゲート電極G1，G2に与えられる制御電圧の基
準電位となるＰチャネルIGBTQ7,NチャネルIGBTQ2のそれ
ぞれのエミッタE1，E2の電位が、出力Ｕとは無関係に一
定なので、ドライブ回路DRの電源VCCをアッパーアーム
側およびローアーアーム側で共通にすることができる。
ドライブ回路DRの構成が簡単となり、さらにその一部ま
たはすべてをＰチャネルIGBTQ7,NチャネルIGBTQ2と同一
基板上のn-領域３に設けることも可能となる。
なお、IGBTのかわりにMOSFETやバイポーラトランジスタ
を使用する場合、素子が高耐圧になるほどＰチャネルMO
SFETの導通時の抵抗、PNPトランジスタの飽和電圧が高
くなり、実用に耐えなくなる。また製造上モノリシック
化が困難という問題もある。IGBTの場合は前述したよう
にこのような問題はなく、またＰチャネルIGBTQ7とＮチ
ャネルIGBTQ2とでは電流容量などの特性がほぼ等しく、
そのためほぼ同じ大きさのチップ面積により同様の特性
を得ることができ製造上有利である。
を使用する場合、素子が高耐圧になるほどＰチャネルMO
SFETの導通時の抵抗、PNPトランジスタの飽和電圧が高
くなり、実用に耐えなくなる。また製造上モノリシック
化が困難という問題もある。IGBTの場合は前述したよう
にこのような問題はなく、またＰチャネルIGBTQ7とＮチ
ャネルIGBTQ2とでは電流容量などの特性がほぼ等しく、
そのためほぼ同じ大きさのチップ面積により同様の特性
を得ることができ製造上有利である。
以上のようにこの発明によれば、半導体装置を、第１お
よび第２導電型の第１および第２の絶縁ゲート型バイポ
ーラトランジスタのコレクタを共通に接続した構成と
し、半導体基板も第１および第２の半導体層を有してい
るので、半導体基板の第１および第２の半導体層を第１
および第２の絶縁ゲート型バイポーラトランジスタさら
に還流ダイオードなどの能動領域とすることにより、こ
れらの素子を同一半導体基板上に形成することができ
る。また第１および第２の絶縁ゲート型バイポーラトラ
ンジスタを駆動する回路の電源を共通にすることができ
回路構成が簡単になる。そのため、組立が簡単で製造時
間およびコストを軽減し、また装置全体が小型で軽量な
半導体装置を得ることができる。
よび第２導電型の第１および第２の絶縁ゲート型バイポ
ーラトランジスタのコレクタを共通に接続した構成と
し、半導体基板も第１および第２の半導体層を有してい
るので、半導体基板の第１および第２の半導体層を第１
および第２の絶縁ゲート型バイポーラトランジスタさら
に還流ダイオードなどの能動領域とすることにより、こ
れらの素子を同一半導体基板上に形成することができ
る。また第１および第２の絶縁ゲート型バイポーラトラ
ンジスタを駆動する回路の電源を共通にすることができ
回路構成が簡単になる。そのため、組立が簡単で製造時
間およびコストを軽減し、また装置全体が小型で軽量な
半導体装置を得ることができる。
第１図はこの発明の一実施例による３相インバータ１相
分の回路図、第２図は第１図に示すアームＡの構造断面
図、第３図は従来のパワーデバイスの回路図、第４図は
第３図に示すパワーデバイスの１相分の回路図である。 図において、Q7はＰチャネルIGBT、Q2はＮチャネルIGB
T、D1，D2は還流ダイオード、4a,4bは高耐圧分離層、14
は電極、1a,1b,6,13はn+領域（第１の半導体層）、2a,2
b,5はp+領域（第２の半導体層）である。 なお、各図中同一符号は同一または相当部分を示す。
分の回路図、第２図は第１図に示すアームＡの構造断面
図、第３図は従来のパワーデバイスの回路図、第４図は
第３図に示すパワーデバイスの１相分の回路図である。 図において、Q7はＰチャネルIGBT、Q2はＮチャネルIGB
T、D1，D2は還流ダイオード、4a,4bは高耐圧分離層、14
は電極、1a,1b,6,13はn+領域（第１の半導体層）、2a,2
b,5はp+領域（第２の半導体層）である。 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き (56)参考文献 特開 昭60−62152（ＪＰ，Ａ) 特開 昭58−212173（ＪＰ，Ａ) 特開 昭61−180472（ＪＰ，Ａ) 特開 昭61−285750（ＪＰ，Ａ) 実開 昭57−115260（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】一主面と他主面とを有するとともに第１導
電型の第１の半導体層とこの第１導電型とは逆の導電型
である第２導電型の第２の半導体層それぞれが前記両主
面に露出面を有して配設された半導体基板と、 この半導体基板の一主面上に配設され、第１及び第２の
半導体層の両方に接触した電極と、 前記半導体基板の第１、第２の半導体層の他主面上に配
設され、この第１の半導体層をコレクタとして形成され
た、第１の導電型のチャネル領域を有する第１の絶縁ゲ
ート型バイポーラトランジスタと、 前記半導体基板の第１、第２の半導体層の他主面上に配
設され、この第２の半導体層をコレクタとして形成され
た、第２の導電型のチャネル領域を有する第２の絶縁ゲ
ート型バイポーラトランジスタと、 前記半導体基板上に形成された前記第１および第２の絶
縁ゲート型バイポーラトランジスタを駆動する駆動回路
と、 前記半導体基板上に形成され、前記第１の絶縁ゲート型
バイポーラトランジスタ、第２の絶縁ゲート型バイポー
ラトランジスタおよび前記駆動回路それぞれの間を電気
的に分離する高耐圧分離層と、 前記第１の絶縁ゲート型バイポーラトランジスタが配設
された第２の半導体層の他主面上に配設され、この第２
の半導体層を介して短絡する前記電極を一方電極とする
とともにこの第１の絶縁ゲート型バイポーラトランジス
タのコレクタ、エミッタ間に逆並列に接続された第１の
還流ダイオードと、 前記第２の絶縁ゲート型バイポーラトランジスタが配設
された第１の半導体層の他主面上に配設され、この第１
の半導体層を介して短絡する前記電極を一方電極とする
とともにこの第２の絶縁ゲート型バイポーラトランジス
タのコレクタ、エミッタ間に逆並列に接続された第２の
還流ダイオードとを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130886A JPH0787247B2 (ja) | 1988-05-27 | 1988-05-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130886A JPH0787247B2 (ja) | 1988-05-27 | 1988-05-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01300568A JPH01300568A (ja) | 1989-12-05 |
| JPH0787247B2 true JPH0787247B2 (ja) | 1995-09-20 |
Family
ID=15045000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130886A Expired - Lifetime JPH0787247B2 (ja) | 1988-05-27 | 1988-05-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787247B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03236280A (ja) * | 1990-02-14 | 1991-10-22 | Hitachi Ltd | 半導体装置 |
| JP2811872B2 (ja) * | 1990-02-26 | 1998-10-15 | 富士電機株式会社 | 半導体装置の保護回路 |
| JP2856853B2 (ja) * | 1990-07-03 | 1999-02-10 | 株式会社東芝 | 半導体装置 |
| JP4761644B2 (ja) * | 2001-04-18 | 2011-08-31 | 三菱電機株式会社 | 半導体装置 |
| WO2002097888A1 (en) * | 2001-05-25 | 2002-12-05 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device |
| JP5147163B2 (ja) * | 2005-07-01 | 2013-02-20 | 株式会社デンソー | 半導体装置 |
| JP2007324828A (ja) * | 2006-05-31 | 2007-12-13 | Hitachi Ltd | 半導体素子の駆動回路 |
| JP7042135B2 (ja) * | 2018-03-29 | 2022-03-25 | ローム株式会社 | 半導体装置、半導体装置の製造方法および半導体パッケージ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211017Y2 (ja) * | 1981-01-09 | 1987-03-16 | ||
| FR2524710B1 (fr) * | 1982-04-01 | 1986-03-14 | Gen Electric | Dispositif de commutation a semi-conducteur |
| JPS6062152A (ja) * | 1983-09-16 | 1985-04-10 | Seiko Epson Corp | 半導体装置 |
| JPS61180472A (ja) * | 1985-02-05 | 1986-08-13 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0783113B2 (ja) * | 1985-06-12 | 1995-09-06 | 日産自動車株式会社 | 半導体装置 |
-
1988
- 1988-05-27 JP JP63130886A patent/JPH0787247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01300568A (ja) | 1989-12-05 |
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