JPH0787367B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0787367B2 JPH0787367B2 JP63289276A JP28927688A JPH0787367B2 JP H0787367 B2 JPH0787367 B2 JP H0787367B2 JP 63289276 A JP63289276 A JP 63289276A JP 28927688 A JP28927688 A JP 28927688A JP H0787367 B2 JPH0787367 B2 JP H0787367B2
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- JP
- Japan
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- signal
- enable
- input terminal
- switching
- terminal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はPLL回路に用いられ、外部入力信号を分周し
た分周信号と基準信号との位相を比較して位相比較信号
を出力する半導体集積回路に関するものである。
た分周信号と基準信号との位相を比較して位相比較信号
を出力する半導体集積回路に関するものである。
〔従来の技術〕 第２図は従来のPLL回路に用いられ、外部入力信号を分
周した分周信号と基準信号との位相を比較して位相比較
信号を出力する半導体集積回路（以下、「PLL部」と言
う。）10を示すブロック構成図であり、第３図はテレビ
ジョン受信機の受信部分の系統図である。第３図に示す
ように、PLL回路11は電圧制御発振器12、PLL部10及びロ
ーパスフィルタ13より閉ループを構成し、電圧制御発振
器12から出力される信号の位相を固定し、高周波増幅回
路14の出力信号に同期させている。また、PLL部10はコ
ンピュータ等の外部装置20より指示された分周比で、電
圧制御発振器12より得られる信号を分周した分周信号と
基準信号を位相比較して位相比較信号をローパスフィル
タ13に出力している。なお、15はアンテナ、16は混合
器、17は中間周波数増幅器である。
周した分周信号と基準信号との位相を比較して位相比較
信号を出力する半導体集積回路（以下、「PLL部」と言
う。）10を示すブロック構成図であり、第３図はテレビ
ジョン受信機の受信部分の系統図である。第３図に示す
ように、PLL回路11は電圧制御発振器12、PLL部10及びロ
ーパスフィルタ13より閉ループを構成し、電圧制御発振
器12から出力される信号の位相を固定し、高周波増幅回
路14の出力信号に同期させている。また、PLL部10はコ
ンピュータ等の外部装置20より指示された分周比で、電
圧制御発振器12より得られる信号を分周した分周信号と
基準信号を位相比較して位相比較信号をローパスフィル
タ13に出力している。なお、15はアンテナ、16は混合
器、17は中間周波数増幅器である。
PLL部10は第２図に示すように、６つの外部端子P1〜P6
を有している。比較信号入力端子P1はプログラマブルデ
ィバイダ１に、イネーブル端子P2はデータラッチ回路２
に、データ入力端子P3及びクロック入力端子P4はシフト
レジスタ３に、基準信号入力端子P5及び位相比較出力端
子P6は位相比較器５に接続されている。
を有している。比較信号入力端子P1はプログラマブルデ
ィバイダ１に、イネーブル端子P2はデータラッチ回路２
に、データ入力端子P3及びクロック入力端子P4はシフト
レジスタ３に、基準信号入力端子P5及び位相比較出力端
子P6は位相比較器５に接続されている。
シフトレジスタ３はクロック入力端子P4より入力される
クロック信号S4に同期して、データ入力端子P3より１ビ
ットのデータ信号S3を順次取込み、シフトさせて、所定
ビットのデータDtを格納する。このデータDtは常にデー
タラッチ回路２に出力されている。
クロック信号S4に同期して、データ入力端子P3より１ビ
ットのデータ信号S3を順次取込み、シフトさせて、所定
ビットのデータDtを格納する。このデータDtは常にデー
タラッチ回路２に出力されている。
データラッチ回路２はイネーブル端子P2より入力される
イネーブル信号S2の立上り（あるいは立下り）エッジに
同期して、データDtをラッチしプログラマブルディバイ
ダ１に出力している。
イネーブル信号S2の立上り（あるいは立下り）エッジに
同期して、データDtをラッチしプログラマブルディバイ
ダ１に出力している。
プログラマブルディバイダ１は、データDt（値はｎとす
る）に基づき、比較信号入力端子P1より入力される入力
信号S1を1/nに分周して分周信号S1′を位相比較器４に
出力している。
る）に基づき、比較信号入力端子P1より入力される入力
信号S1を1/nに分周して分周信号S1′を位相比較器４に
出力している。
位相比較器４は基準信号入力端子P5より入力される基準
信号S5と分周信号S1′との位相差を検出して位相比較信
号S6を位相比較出力端子P6に出力している。
信号S5と分周信号S1′との位相差を検出して位相比較信
号S6を位相比較出力端子P6に出力している。
このように、PLL部10は、外部からの入力信号S1をデー
タ信号S3に基づき1/nに分周して得られた分周信号S1′
と基準信号S5との位相差を比較して位相比較信号S6を外
部に出力している。
タ信号S3に基づき1/nに分周して得られた分周信号S1′
と基準信号S5との位相差を比較して位相比較信号S6を外
部に出力している。
従来のPLL部10は以上のように構成されており、プログ
ラマブルディバイダ１の分周比ｎの決定のため、３つの
外部端子P2〜P4より、コンピュータ等の外部装置20から
の３つの外部信号S2〜S4を入力する（以下、「３端子入
力方式」という。）必要があった。
ラマブルディバイダ１の分周比ｎの決定のため、３つの
外部端子P2〜P4より、コンピュータ等の外部装置20から
の３つの外部信号S2〜S4を入力する（以下、「３端子入
力方式」という。）必要があった。
一方、最近のPLL部10においては、外部装置20との接続
に要する外部端子数減らし、コストの低減化を図るた
め、分周比ｎの決定を２つの外部端子より、２つの外部
信号を入力することで行える方式（以下「２端子入力方
式」という。）が要求されている。
に要する外部端子数減らし、コストの低減化を図るた
め、分周比ｎの決定を２つの外部端子より、２つの外部
信号を入力することで行える方式（以下「２端子入力方
式」という。）が要求されている。
他方、３端入力方式を用いる外部装置20との互換性を考
慮すると、分周比ｎの決定方式を、３端子入力方式から
簡単に２端子入力方式に転換しにくいという問題点があ
った。
慮すると、分周比ｎの決定方式を、３端子入力方式から
簡単に２端子入力方式に転換しにくいという問題点があ
った。
この発明は上記のような問題点を解決するためにされた
もので、旧方式の外部装置との互換性を維持しつつ、新
方式の外部装置との対応が図れるPLL回路に用いられる
半導体集積回路を得ることを目的とする。
もので、旧方式の外部装置との互換性を維持しつつ、新
方式の外部装置との対応が図れるPLL回路に用いられる
半導体集積回路を得ることを目的とする。
この発明にかかる半導体集積回路は、PLL回路に用いら
れ、外部入力信号を分周した分周信号と基準信号との位
相を比較して位相比較信号を出力する半導体集積回路で
あって、データ入力端子と、クロック入力端子と、イネ
ーブル端子と、切替入力端子と、外部入力端子と、前記
データ入力端子および前記クロック入力端子より外部デ
ータ信号およびクロック信号を取込み、第１のイネーブ
ル信号と内部データ信号とを生成して出力するシフトレ
ジスタと、前記第１のイネーブル信号と、前記イネーブ
ル端子および前記切替入力端子より得られる第２のイネ
ーブル信号および切替信号とを取込み、前記切替信号に
応じて、前記第1,第２のイネーブル信号のうち、一方の
信号を出力する切替回路と、前記内部データ信号を、前
記切替回路の出力信号のタイミングでラッチし、出力す
るデータラッチ回路と、前記外部入力端子より前記外部
入力信号を取込み、前記データラッチ回路より出力され
た前記内部データ信号に基づき、前記外部入力信号を分
周して前記分周信号を出力する分周器とを備えて構成さ
れている。
れ、外部入力信号を分周した分周信号と基準信号との位
相を比較して位相比較信号を出力する半導体集積回路で
あって、データ入力端子と、クロック入力端子と、イネ
ーブル端子と、切替入力端子と、外部入力端子と、前記
データ入力端子および前記クロック入力端子より外部デ
ータ信号およびクロック信号を取込み、第１のイネーブ
ル信号と内部データ信号とを生成して出力するシフトレ
ジスタと、前記第１のイネーブル信号と、前記イネーブ
ル端子および前記切替入力端子より得られる第２のイネ
ーブル信号および切替信号とを取込み、前記切替信号に
応じて、前記第1,第２のイネーブル信号のうち、一方の
信号を出力する切替回路と、前記内部データ信号を、前
記切替回路の出力信号のタイミングでラッチし、出力す
るデータラッチ回路と、前記外部入力端子より前記外部
入力信号を取込み、前記データラッチ回路より出力され
た前記内部データ信号に基づき、前記外部入力信号を分
周して前記分周信号を出力する分周器とを備えて構成さ
れている。
この発明における切替回路は、シフトレジスタより得ら
れる第１のイネーブル信号と、イネーブル端子および切
替入力端子より得られる第２のイネーブル信号および切
替信号とを取込み、前記切替信号に応じて、前記第1,第
２のイネーブル信号のうち、一方の信号を出力するた
め、必要に応じて第１のイネーブル信号と第２のイネー
ブル信号の選択が行える。
れる第１のイネーブル信号と、イネーブル端子および切
替入力端子より得られる第２のイネーブル信号および切
替信号とを取込み、前記切替信号に応じて、前記第1,第
２のイネーブル信号のうち、一方の信号を出力するた
め、必要に応じて第１のイネーブル信号と第２のイネー
ブル信号の選択が行える。
第１図はこの発明の一実施例であるPLL部10を示すブロ
ック構成図である。同図に示すように、セレクター５お
よび切替入力端子P7が新たに設けられている。
ック構成図である。同図に示すように、セレクター５お
よび切替入力端子P7が新たに設けられている。
また、シフトレジスタ３′は従来同様、データ信号S3及
びクロック信号S4を取込み、データラッチ回路２にデー
タDtを出力するとともに、新たにイネーブル信号S2′を
セレクター５に出力している。このイネーブル信号S2′
はイネーブル信号S2と同一の性質をもつ信号であり、そ
の生成方法としては、例えばクロック信号S4の立下りエ
ッジ検出時におけるデータ信号S3の値に応じて活性、非
活性を決定する方法が考えられる。なお、この場合、ク
ロック信号S4の立上りエッジ検出時に、データ信号S3を
読込むことになる。
びクロック信号S4を取込み、データラッチ回路２にデー
タDtを出力するとともに、新たにイネーブル信号S2′を
セレクター５に出力している。このイネーブル信号S2′
はイネーブル信号S2と同一の性質をもつ信号であり、そ
の生成方法としては、例えばクロック信号S4の立下りエ
ッジ検出時におけるデータ信号S3の値に応じて活性、非
活性を決定する方法が考えられる。なお、この場合、ク
ロック信号S4の立上りエッジ検出時に、データ信号S3を
読込むことになる。
セレクター５は前述したイネーブル信号S2′の他にイネ
ーブル端子P2よりイネーブル信号S2を、切替信号入力端
子P7より切替信号S7をそれぞれ取込んでいる。そして切
替信号S7に応じて、イネーブル信号S2,S2′のうち、一
方のイネーブル信号を選択しデータラッチ回路２に出力
している。なお他の構成は従来と同様であるため、説明
は省略する。
ーブル端子P2よりイネーブル信号S2を、切替信号入力端
子P7より切替信号S7をそれぞれ取込んでいる。そして切
替信号S7に応じて、イネーブル信号S2,S2′のうち、一
方のイネーブル信号を選択しデータラッチ回路２に出力
している。なお他の構成は従来と同様であるため、説明
は省略する。
このような構成において、セレクター５にイネーブル端
子P2から得られるイネーブル信号S2を選択させるよう
に、切替信号S7を設定すると、分周比ｎの決定方式とし
て従来同様の３端子入力方式が行える。
子P2から得られるイネーブル信号S2を選択させるよう
に、切替信号S7を設定すると、分周比ｎの決定方式とし
て従来同様の３端子入力方式が行える。
一方、セレクター５にイネーブル信号S2′を選択させる
ように、切替信号S7を設定すると、シフトレジスタ３′
より生成されるイネーブル信号S2′がデータラッチ回路
２に入力される。その結果、データラッチ回路２はイネ
ーブル信号S2′の立上り（あるいは立下り）エッジに同
期して、データDtをラッチしプログラマブルディバイダ
１に出力する。したがって、データ入力端子P3およびク
ロック入力端子P4より入力されるデータ信号S3およびク
ロック信号S4の２つの外部信号によりプログラマブルデ
ィバイダ１の分周比ｎを決定することになる。
ように、切替信号S7を設定すると、シフトレジスタ３′
より生成されるイネーブル信号S2′がデータラッチ回路
２に入力される。その結果、データラッチ回路２はイネ
ーブル信号S2′の立上り（あるいは立下り）エッジに同
期して、データDtをラッチしプログラマブルディバイダ
１に出力する。したがって、データ入力端子P3およびク
ロック入力端子P4より入力されるデータ信号S3およびク
ロック信号S4の２つの外部信号によりプログラマブルデ
ィバイダ１の分周比ｎを決定することになる。
つまり、分周比ｎの決定方式として２端子入力方式が実
現し、外部からイネーブル信号S2をイネーブル端子P2に
入力する必要性がなくなる。その結果、プログラマブル
ディバイダ１の分周比ｎの決定に必要なコンピュータ等
の外部装置と接続に用いるPLL部10の外部端子数は従来
の「３」から「２」と減るため、その分、外部装置とPL
L部10の外部端子との接続に要するコストの低減化が図
れる。
現し、外部からイネーブル信号S2をイネーブル端子P2に
入力する必要性がなくなる。その結果、プログラマブル
ディバイダ１の分周比ｎの決定に必要なコンピュータ等
の外部装置と接続に用いるPLL部10の外部端子数は従来
の「３」から「２」と減るため、その分、外部装置とPL
L部10の外部端子との接続に要するコストの低減化が図
れる。
なお、切替信号S7を電源レベルあるいは接地レベルに固
定すること等で簡単に分周比ｎの決定方式の選択が行え
るため、切替信号入力端子P7を外部装置に接続する必要
はない。また、他の動作は従来と同様であるため説明は
省略する。
定すること等で簡単に分周比ｎの決定方式の選択が行え
るため、切替信号入力端子P7を外部装置に接続する必要
はない。また、他の動作は従来と同様であるため説明は
省略する。
このように、分周比ｎの決定方式として３端子入力方式
と２端子入力方式との選択を、切替信号S7の設定によ
り、必要に応じて行えるため、従来方式との互換性を維
持しつつ、新方式への対応が可能となる。
と２端子入力方式との選択を、切替信号S7の設定によ
り、必要に応じて行えるため、従来方式との互換性を維
持しつつ、新方式への対応が可能となる。
以上説明したように、この発明によれば、切替回路によ
り、シフトレジスタより得られる第１のイネーブル信号
と、イネーブル端子および切替入力端子より得られる第
２のイネーブル信号および切替信号とを取込み、前記切
替信号に応じて、前記第1,第２のイネーブル信号のう
ち、一方の信号を出力するため、必要に応じて第１のイ
ネーブル信号と第２のイネーブル信号の選択が行える。
り、シフトレジスタより得られる第１のイネーブル信号
と、イネーブル端子および切替入力端子より得られる第
２のイネーブル信号および切替信号とを取込み、前記切
替信号に応じて、前記第1,第２のイネーブル信号のう
ち、一方の信号を出力するため、必要に応じて第１のイ
ネーブル信号と第２のイネーブル信号の選択が行える。
その結果、旧方式の外部装置との互換性を維持しつつ、
新方式の外部装置との対応が図れる効果がある。
新方式の外部装置との対応が図れる効果がある。
第１図はこの発明の一実施例である半導体集積回路を示
すブロック構成図、第２図は従来の半導体集積回路を示
すブロック構成図、第３図はテレビジョン受信機の受信
部分の系統図である。 図において、１はプログラマブルディバイダ、２はデー
タラッチ回路、3,3′はシフトレジスタ、４は位相比較
器、５はセレクター、P2はイネーブル入力端子、P3はデ
ータ入力端子、P4はクロック入力端子、P7は切替信号入
力端子、S2,S2′はイネーブル信号、S3はデータ信号、S
4はクロック信号、S7は切替信号である。 なお、各図中同一符号は同一または相当部分を示す。
すブロック構成図、第２図は従来の半導体集積回路を示
すブロック構成図、第３図はテレビジョン受信機の受信
部分の系統図である。 図において、１はプログラマブルディバイダ、２はデー
タラッチ回路、3,3′はシフトレジスタ、４は位相比較
器、５はセレクター、P2はイネーブル入力端子、P3はデ
ータ入力端子、P4はクロック入力端子、P7は切替信号入
力端子、S2,S2′はイネーブル信号、S3はデータ信号、S
4はクロック信号、S7は切替信号である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】PLL回路に用いられ、外部入力信号を分周
した分周信号と基準信号との位相を比較して位相比較信
号を出力する半導体集積回路であって、 データ入力端子と、 クロック入力端子と、 イネーブル端子と、 切替入力端子と、 外部入力端子と、 前記データ入力端子および前記クロック入力端子より外
部データ信号およびクロック信号を取込み、第１のイネ
ーブル信号と内部データ信号とを生成して出力するシフ
トレジスタと、 前記第１のイネーブル信号と、前記イネーブル端子およ
び前記切替入力端子より得られる第２のイネーブル信号
および切替信号とを取込み、前記切替信号に応じて、前
記第1,第２のイネーブル信号のうち、一方の信号を出力
する切替回路と、 前記内部データ信号を、前記切替回路の出力信号のタイ
ミングでラッチし、出力するデータラッチ回路と、 前記外部入力端子より前記外部入力信号を取込み、前記
データラッチ回路より出力された前記内部データ信号に
基づき、前記外部入力信号を分周して前記分周信号を出
力する分周器とを備えた半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289276A JPH0787367B2 (ja) | 1988-11-15 | 1988-11-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289276A JPH0787367B2 (ja) | 1988-11-15 | 1988-11-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02134924A JPH02134924A (ja) | 1990-05-23 |
| JPH0787367B2 true JPH0787367B2 (ja) | 1995-09-20 |
Family
ID=17741071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289276A Expired - Fee Related JPH0787367B2 (ja) | 1988-11-15 | 1988-11-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787367B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4144913B2 (ja) * | 1997-01-20 | 2008-09-03 | 富士通株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0733468Y2 (ja) * | 1986-02-21 | 1995-07-31 | 日本電気株式会社 | 周波数シンセサイザ |
-
1988
- 1988-11-15 JP JP63289276A patent/JPH0787367B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02134924A (ja) | 1990-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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