JPH0787372B2 - アナログ・デジタル変換回路 - Google Patents
アナログ・デジタル変換回路Info
- Publication number
- JPH0787372B2 JPH0787372B2 JP63073589A JP7358988A JPH0787372B2 JP H0787372 B2 JPH0787372 B2 JP H0787372B2 JP 63073589 A JP63073589 A JP 63073589A JP 7358988 A JP7358988 A JP 7358988A JP H0787372 B2 JPH0787372 B2 JP H0787372B2
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- JP
- Japan
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- wiring
- pad
- unit cell
- unit cells
- reference signal
- Prior art date
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- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、アナログ・デジタル変換回路のマスクレイア
ウトに関するものである。
ウトに関するものである。
従来の技術 近年、デジタル信号処理を用いた映像システム及び音響
システムが広く普及するようになり、アナログ・デジタ
ル変換回路は必要不可欠のものとなってきている。
システムが広く普及するようになり、アナログ・デジタ
ル変換回路は必要不可欠のものとなってきている。
以下に従来のアナログ・デジタル変換回路の参照信号レ
ベルのマスクレイアウトについて説明する。
ベルのマスクレイアウトについて説明する。
第２図は従来のアナログ・デジタル変換回路の参照信号
レベルのマスクレイアウトの一例であり、１は入力アナ
ログ信号を与えるパッド、２は参照信号レベルの最高レ
ベルを与えるパッド、３は参照信号レベルの最低レベル
を与えるパッド、４は入力アナログ信号と参照信号レベ
ルを比較するコンパレータのユニットセル、５は入力ア
ナログ信号をコンパレータユニットセル４に伝える配
線、６は基準参照レベルをつくっている配線である。
レベルのマスクレイアウトの一例であり、１は入力アナ
ログ信号を与えるパッド、２は参照信号レベルの最高レ
ベルを与えるパッド、３は参照信号レベルの最低レベル
を与えるパッド、４は入力アナログ信号と参照信号レベ
ルを比較するコンパレータのユニットセル、５は入力ア
ナログ信号をコンパレータユニットセル４に伝える配
線、６は基準参照レベルをつくっている配線である。
以上のように構成されたアナログ・デジタル変換回路に
ついて、以下、その動作を説明する。
ついて、以下、その動作を説明する。
まず、パッド２に参照レベルの最高レベルにあたる電圧
を外部固定電源から与え、パッド３に参照信号レベルの
最低レベルにあたる電圧を外周部固定電源から与える。
その結果、配線６を通ってパッド２から３に（パッド２
とパッド３の電位差）÷（配線６の配線抵抗）分の電流
が流れる。今、パッド２の電位をVRT,パッド３の電位を
VRB,配線６の配線抵抗をRrefとすると配線６には、（V
RT−VRB）/Rerfの電流がパッド２からパッド３に向かっ
て流れることになる。参照信号レベルを与えるコンパレ
ータユニットセル４への電流の流れ込みは配線６にパッ
ド２からパッド３に向かって流れる電流より微少である
ため、第１のコンパレータユニットセル4aの参照信号レ
ベルは、パッド２と同じVRTとなり、第２のコンパレー
タユニットセル4bの参照信号レベルはパッド２から第２
のコンパレータユニットセル4bの入力までの配線抵抗分
だけ電圧降下したレベルになる。さらに第３のコンパレ
ータユニットセル4cの参照信号レベルは、パッド２から
第３のコンパレータユニットセル4cの入力までの配線抵
抗分だけ電圧降下したレベルになる。このようにパッド
２とパッド３に外部固定電源から電圧を与えることで、
各コンパレータユニットセル４の参照信号レベルが固定
された状態になる。次にパッド１にデジタル変換したい
アナログ信号を与えると、配線５を通って各コンパレー
タユニットセルのアナログ入力となり、各コンパレータ
ユニットセル４では、入力アナログ信号と参照信号レベ
ルとを比較してその結果デジタル変換がおこなわれるこ
とになる。
を外部固定電源から与え、パッド３に参照信号レベルの
最低レベルにあたる電圧を外周部固定電源から与える。
その結果、配線６を通ってパッド２から３に（パッド２
とパッド３の電位差）÷（配線６の配線抵抗）分の電流
が流れる。今、パッド２の電位をVRT,パッド３の電位を
VRB,配線６の配線抵抗をRrefとすると配線６には、（V
RT−VRB）/Rerfの電流がパッド２からパッド３に向かっ
て流れることになる。参照信号レベルを与えるコンパレ
ータユニットセル４への電流の流れ込みは配線６にパッ
ド２からパッド３に向かって流れる電流より微少である
ため、第１のコンパレータユニットセル4aの参照信号レ
ベルは、パッド２と同じVRTとなり、第２のコンパレー
タユニットセル4bの参照信号レベルはパッド２から第２
のコンパレータユニットセル4bの入力までの配線抵抗分
だけ電圧降下したレベルになる。さらに第３のコンパレ
ータユニットセル4cの参照信号レベルは、パッド２から
第３のコンパレータユニットセル4cの入力までの配線抵
抗分だけ電圧降下したレベルになる。このようにパッド
２とパッド３に外部固定電源から電圧を与えることで、
各コンパレータユニットセル４の参照信号レベルが固定
された状態になる。次にパッド１にデジタル変換したい
アナログ信号を与えると、配線５を通って各コンパレー
タユニットセルのアナログ入力となり、各コンパレータ
ユニットセル４では、入力アナログ信号と参照信号レベ
ルとを比較してその結果デジタル変換がおこなわれるこ
とになる。
なお、各コンパレータユニットセル４に入る入力アナロ
グ信号はコンパレータユニットセルへの電流の流れこみ
がパッド２からパッド３へ配線６を通って流れる電流よ
り微少であるため、配線５を通る間に電圧降下はおこら
ず、すべて同電位である。
グ信号はコンパレータユニットセルへの電流の流れこみ
がパッド２からパッド３へ配線６を通って流れる電流よ
り微少であるため、配線５を通る間に電圧降下はおこら
ず、すべて同電位である。
発明が解決しようとする課題 しかしながら、上記従来の構成では、各コンパレータユ
ニットセル４間の配線６の抵抗値を同等にして、参照信
号のレベルを設定する際に、配線を折り返す箇所の配線
抵抗の幅および長さを他の部分と同一にできないため、
折り返し箇所の配線抵抗の幅を長さに合わせて広くする
必要性があった。しかしながら、場所によって線幅を変
更すると、配線工程のオーバーエッチング等によって線
幅が一様に細くなる場合、細い配線の細る比率と、太い
配線の細る比率とが異なり、配線の細い部分と太い部分
との相関が維持できなくなって、参照信号のレベルを理
想的な等間隔のピッチにできなくなり、デジタル変換時
に精度が悪くなるという問題があった。
ニットセル４間の配線６の抵抗値を同等にして、参照信
号のレベルを設定する際に、配線を折り返す箇所の配線
抵抗の幅および長さを他の部分と同一にできないため、
折り返し箇所の配線抵抗の幅を長さに合わせて広くする
必要性があった。しかしながら、場所によって線幅を変
更すると、配線工程のオーバーエッチング等によって線
幅が一様に細くなる場合、細い配線の細る比率と、太い
配線の細る比率とが異なり、配線の細い部分と太い部分
との相関が維持できなくなって、参照信号のレベルを理
想的な等間隔のピッチにできなくなり、デジタル変換時
に精度が悪くなるという問題があった。
本発明は上記従来の問題点を解決するもので、精度のよ
いデジタル処理のできるアナログ・デジタル変換回路を
提供することを目的とする。
いデジタル処理のできるアナログ・デジタル変換回路を
提供することを目的とする。
課題を解決するための手段 この目的を達成するために本発明のアナログ・デジタル
変換回路は、基幹となる配線部分を半導体基板上に直線
状に延在すると共に、第１のパッド（７）から入力アナ
ログ信号が印加される第１の配線（11）と、基幹となる
配線部分を前記第１の配線と離間させ、前記第１の配線
を囲むように折り返して延在させると共に両端部に第2,
第３のパッド（8,9）を有し、且つ参照信号が印加され
る第２の配線（12）と、前記第１の配線から入力される
入力アナログ信号と、前記第２の配線から入力される参
照番号とを比較するコンパレータ回路のユニットセルと
を備え、前記第1,第２の配線間の領域内に前記ユニット
セルを複数個配列して、前記入力アナログ信号をデジタ
ル信号に変換する回路装置において、前記複数のユニッ
トセル（10）は同一の略２等辺三角形状であり、前記複
数のユニットセルの底辺部を前記第２の配線側に向ける
と共に、第１の配線に沿って直線状に連続的に配列し、
前記複数のユニットセルの折り返し箇所は、ユニットセ
ルの配列方向を徐々に変えて折り返させ、且つ、前記ユ
ニットセルの配列に沿って第２の配線を施す構成を有し
ている。
変換回路は、基幹となる配線部分を半導体基板上に直線
状に延在すると共に、第１のパッド（７）から入力アナ
ログ信号が印加される第１の配線（11）と、基幹となる
配線部分を前記第１の配線と離間させ、前記第１の配線
を囲むように折り返して延在させると共に両端部に第2,
第３のパッド（8,9）を有し、且つ参照信号が印加され
る第２の配線（12）と、前記第１の配線から入力される
入力アナログ信号と、前記第２の配線から入力される参
照番号とを比較するコンパレータ回路のユニットセルと
を備え、前記第1,第２の配線間の領域内に前記ユニット
セルを複数個配列して、前記入力アナログ信号をデジタ
ル信号に変換する回路装置において、前記複数のユニッ
トセル（10）は同一の略２等辺三角形状であり、前記複
数のユニットセルの底辺部を前記第２の配線側に向ける
と共に、第１の配線に沿って直線状に連続的に配列し、
前記複数のユニットセルの折り返し箇所は、ユニットセ
ルの配列方向を徐々に変えて折り返させ、且つ、前記ユ
ニットセルの配列に沿って第２の配線を施す構成を有し
ている。
作用 この構成によって、ユニットセルの配列の折り返し部分
Ｂに対応させて、第２の配線を円弧を描くように折り返
すから、ユニットセル１個当たりの第２の配線の長さを
ほぼ等しくでき、第２の配線の幅を一律に等しくするこ
とを可能にし、ユニットセル１個当たりの第２の配線の
抵抗値が配線工程のオーバーエッチング等によって変動
しない、精度の良いピッチの参照電圧を発生させること
ができる。
Ｂに対応させて、第２の配線を円弧を描くように折り返
すから、ユニットセル１個当たりの第２の配線の長さを
ほぼ等しくでき、第２の配線の幅を一律に等しくするこ
とを可能にし、ユニットセル１個当たりの第２の配線の
抵抗値が配線工程のオーバーエッチング等によって変動
しない、精度の良いピッチの参照電圧を発生させること
ができる。
実施例 以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例におけるアナログ・デジタル
変換回路の参照信号レベルのマスクレイアウトを示すも
のである。第１図において、７は入力アナログ信号を与
えるパッド、８は参照信号レベルの最高レベルを与える
パッド、９は参照信号レベルの最低レベルを与えるパッ
ド、10は入力アナログ信号と参照信号レベルを比較する
コンパレータユニットセル、11は入力アナログ信号をコ
ンパレータユニットセル10に伝える配線、12は参照信号
レベルをつくっている配線である。
変換回路の参照信号レベルのマスクレイアウトを示すも
のである。第１図において、７は入力アナログ信号を与
えるパッド、８は参照信号レベルの最高レベルを与える
パッド、９は参照信号レベルの最低レベルを与えるパッ
ド、10は入力アナログ信号と参照信号レベルを比較する
コンパレータユニットセル、11は入力アナログ信号をコ
ンパレータユニットセル10に伝える配線、12は参照信号
レベルをつくっている配線である。
さらに、詳しく説明すると、コンパレータユニットセル
10は、コンパレータを回路構成する素子を略２等辺三角
形状内に納まるように配置する。そして、同一形状の複
数のコンパレータユニットセル（10a,10b,……）は、ユ
ニットセルの底辺部を配線12（第２の配線）側に向ける
と共に、基幹となる配線部分を直線状に布設された配線
11（第１の配線）に沿って直線状に連続的に配列し、そ
のユニットセル列の外側に沿って参照信号用配線12の基
幹となる配線を施し、第１図中の直線箇所Ａユニットセ
ルならびに配線11,12をマスクレイアウトする。なお、
各コンパレータのユニットセル（10a,10b,……）は、配
線11並びに12の基幹となる配線部から枝分かれする配線
を各々ユニットセル内に引き込み、夫々の入力端に接続
する。
10は、コンパレータを回路構成する素子を略２等辺三角
形状内に納まるように配置する。そして、同一形状の複
数のコンパレータユニットセル（10a,10b,……）は、ユ
ニットセルの底辺部を配線12（第２の配線）側に向ける
と共に、基幹となる配線部分を直線状に布設された配線
11（第１の配線）に沿って直線状に連続的に配列し、そ
のユニットセル列の外側に沿って参照信号用配線12の基
幹となる配線を施し、第１図中の直線箇所Ａユニットセ
ルならびに配線11,12をマスクレイアウトする。なお、
各コンパレータのユニットセル（10a,10b,……）は、配
線11並びに12の基幹となる配線部から枝分かれする配線
を各々ユニットセル内に引き込み、夫々の入力端に接続
する。
そして、第１図中の折り返し箇所Ｂは、コンパレータユ
ニットセル10の配列方向を徐々に変更し、底辺部が円弧
を描くようにユニットセルを配置する。このようにし
て、ユニットセル列に沿って配線12を施すと、ユニット
セル１個当たりの配線12の長さを、全ての箇所でほぼ同
一にすることができ、全ての箇所で同一の線幅で同一の
抵抗値にすることを可能にし、配線工程のエッチング精
度の影響を少なくしている。
ニットセル10の配列方向を徐々に変更し、底辺部が円弧
を描くようにユニットセルを配置する。このようにし
て、ユニットセル列に沿って配線12を施すと、ユニット
セル１個当たりの配線12の長さを、全ての箇所でほぼ同
一にすることができ、全ての箇所で同一の線幅で同一の
抵抗値にすることを可能にし、配線工程のエッチング精
度の影響を少なくしている。
まず、パッド８に参照信号レベルの最高レベルにあたる
電圧を外部固定電源から与え、パッド９に参照信号レベ
ルの最低レベルにあたる電圧を外部固定電源から与え
る。その結果、配線12を通って、パッド８からパッド９
に電流が流れる。今、パッド８の電位をＶ′RT,パッド
９の電位をＶ′RB配線12の配線抵抗をＲ′refとする
と、配線12には（Ｖ′RT−Ｖ′RB）/R′refの電流がパ
ッド８からパッド９に向かって流れることになる。参照
信号レベルを与えるコンパレータユニットセル10への電
流の流れ込みは配線12をパッド８からパッド９に向かっ
て流れる電流より微少であるため、第１のカンパレータ
ユニットセル10aの参照信号レベルは、パッド７と同じ
Ｖ′RTとなり、第２のカンパレータユニットセル10bの
参照信号レベルは、パッド７から第２のコンパレータユ
ニットセル10bの入力までの配線抵抗分だけ電圧降下し
たレベルになる。このように外部固定電源から電圧を与
えることで、各コンパレータの参照信号レベルが固定さ
れた状態になる。その際、本実施例では、折り返し部分
でコンパレータユニットセルを円弧に沿うようにレイア
ウトすることで、各コンパレータユニットセル間の配線
抵抗を同一幅，同一長さにしているため、折り返し部分
での参照電圧レベルのずれが生じない状態になる。次
に、パッド７にデジタル変換したいアナログ信号を与え
ると配線12を通って各コンパレータユニットセル10のア
ナログ入力となり、各コンパレータユニットセル10で
は、入力アナログ信号と参照信号レベルとを比較して、
その結果デジタル変換がおこなわれることになる。
電圧を外部固定電源から与え、パッド９に参照信号レベ
ルの最低レベルにあたる電圧を外部固定電源から与え
る。その結果、配線12を通って、パッド８からパッド９
に電流が流れる。今、パッド８の電位をＶ′RT,パッド
９の電位をＶ′RB配線12の配線抵抗をＲ′refとする
と、配線12には（Ｖ′RT−Ｖ′RB）/R′refの電流がパ
ッド８からパッド９に向かって流れることになる。参照
信号レベルを与えるコンパレータユニットセル10への電
流の流れ込みは配線12をパッド８からパッド９に向かっ
て流れる電流より微少であるため、第１のカンパレータ
ユニットセル10aの参照信号レベルは、パッド７と同じ
Ｖ′RTとなり、第２のカンパレータユニットセル10bの
参照信号レベルは、パッド７から第２のコンパレータユ
ニットセル10bの入力までの配線抵抗分だけ電圧降下し
たレベルになる。このように外部固定電源から電圧を与
えることで、各コンパレータの参照信号レベルが固定さ
れた状態になる。その際、本実施例では、折り返し部分
でコンパレータユニットセルを円弧に沿うようにレイア
ウトすることで、各コンパレータユニットセル間の配線
抵抗を同一幅，同一長さにしているため、折り返し部分
での参照電圧レベルのずれが生じない状態になる。次
に、パッド７にデジタル変換したいアナログ信号を与え
ると配線12を通って各コンパレータユニットセル10のア
ナログ入力となり、各コンパレータユニットセル10で
は、入力アナログ信号と参照信号レベルとを比較して、
その結果デジタル変換がおこなわれることになる。
以上のように、各コンパレータユニットセル間の配線12
の抵抗を同一幅，同一長さにすることで、精度のよい参
照電圧レベルを作ることができる。
の抵抗を同一幅，同一長さにすることで、精度のよい参
照電圧レベルを作ることができる。
発明の効果 以上のように、本発明によれば、コンパレータ回路のユ
ニットセル列ならびに参照信号用の第２の配線が、ほぼ
等間隔で折り返しを配置でき、第２の配線の線幅を均一
にすることが可能になり、配線工程のエッチング精度が
影響しない、ピッチ精度の良い複数の参照信号でデジタ
ル変換することができる優れたアナログ・デジタル変換
器を実現できる。
ニットセル列ならびに参照信号用の第２の配線が、ほぼ
等間隔で折り返しを配置でき、第２の配線の線幅を均一
にすることが可能になり、配線工程のエッチング精度が
影響しない、ピッチ精度の良い複数の参照信号でデジタ
ル変換することができる優れたアナログ・デジタル変換
器を実現できる。
第１図は本発明の実施例におけるアナログ・デジタル変
換回路のマスクレイアウトを示す平面図、第２図は従来
例のアナログ・デジタル変換回路の参照電圧レベルのマ
スクレイアウロを示す平面図である。 1,2,3……パッド、４……コンパレータユニットセル、
5,6……配線、7,8,9……パッド、11……コンパレータユ
ニットセル、12,13……配線。
換回路のマスクレイアウトを示す平面図、第２図は従来
例のアナログ・デジタル変換回路の参照電圧レベルのマ
スクレイアウロを示す平面図である。 1,2,3……パッド、４……コンパレータユニットセル、
5,6……配線、7,8,9……パッド、11……コンパレータユ
ニットセル、12,13……配線。
Claims (1)
- 【請求項１】基幹となる配線部分を半導体基板上に直線
状に延在すると共に、第１のパッドから入力アナログ信
号が印加される第１の配線と、 基幹となる配線部分を前記第１の配線と離間させ、前記
第１の配線を囲むように折り返して延在させると共に両
端部に第2,第３のパッドを有し、且つ参照信号が印加さ
れる第２の配線と、 前記第１の配線から入力される入力アナログ信号と、前
記第２の配線から入力される参照番号とを比較するコン
パレータ回路のユニットセルとを備え、 前記第1,第２の配線間の領域内に前記ユニットセルを複
数個配列して、前記入力アナログ信号をデジタル信号に
変換する回路装置において、 前記複数のユニットセルは同一の略２等辺三角形状であ
り、前記複数のユニットセルの底辺部を前記第２の配線
側に向けると共に、第１の配線に沿って直線状に連続的
に配列し、前記複数のユニットセルの折り返し箇所は、
ユニットセルの配列方向を徐々に変えて折り返させ、且
つ、前記ユニットセルの配列に沿って第２の配線を施す
ことを特徴とするアナログ・デジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073589A JPH0787372B2 (ja) | 1988-03-28 | 1988-03-28 | アナログ・デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073589A JPH0787372B2 (ja) | 1988-03-28 | 1988-03-28 | アナログ・デジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245716A JPH01245716A (ja) | 1989-09-29 |
| JPH0787372B2 true JPH0787372B2 (ja) | 1995-09-20 |
Family
ID=13522651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63073589A Expired - Lifetime JPH0787372B2 (ja) | 1988-03-28 | 1988-03-28 | アナログ・デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787372B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114142859A (zh) * | 2021-11-11 | 2022-03-04 | 矽力杰半导体技术(杭州)有限公司 | 一种参考电压网络和应用其的模数转换器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287201A (ja) * | 1985-06-14 | 1986-12-17 | 株式会社日立マイコンシステム | 電子装置 |
| JPS63269621A (ja) * | 1987-04-27 | 1988-11-07 | Nec Corp | 比較形アナログ・デイジタル変換器 |
-
1988
- 1988-03-28 JP JP63073589A patent/JPH0787372B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01245716A (ja) | 1989-09-29 |
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