JPH0789582B2 - 光―電子集積回路構造の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、同一基板上に光素子と電子素子とを集積する
光−電子集積回路構造の製造方法に関する。

［従来の技術］ 最近、光素子と電子素子とを同一の基板上にモノリシッ
クに集積した光−電子集積回路、いわゆるOEIC（Ｏpto
−Ｅlectoronics Ｉntegrated Ｃircuit）が開発され
ている。第６図にはその一従来例として、半絶縁性GaAs
基板130上にいわゆるMQW（Ｍulti Ｑuantum−Ｗell）
レーザ131と第一、第二の電界効果トランジスタ132,133
とを形成した光−電子集積回路が断面構造によって概略
的に示されている。

しかるに、こうした従来の光−電子集積回路構造では、
平面的に見ると光素子であるMQWレーザ131と電子素子で
ある電界効果トランジスタ132,133とが互いに並設の関
係にあるが、図示の断面構造で見ると、それら光素子13
1と電子素子132,133との分離のためにメサ状ないし溝状
の段差構造を必須とし、基板130の主面には大きな凸凹
が生じていた。

［発明が解決しようとする課題］ １チップ上に少数の素子を集積する場合にはともかく、
集積度が増すに連れ、素子間相互配線の断線等により、
一般にその収率が著しく低下するが、第６図に示したよ
うな構造のOEICでは特に、メサ状ないし溝状の構造を一
部に含む結果、全体として凸凹した断面構造となるの
で、そうした凹凸面に沿っての素子間相互配線に断線が
起き易い外、露光プロセスでの焦点ボケや、端部でのフ
ォトレジストの膜ベリのため、微細な加工や高収率のエ
ッチング加工が不可能だった。

本発明はこのような実情に鑑みてなされたもので、光素
子と電子素子とを同一基板上に集積するに際しても構造
原理的に凹凸が生じ難く、したがってその上に電気的結
線（配線）用の導電薄膜を設けるような場合にもその段
切れの虞れを低減でき、かつ、ある特定の半導体薄膜中
に素子形成領域とその周辺の絶縁領域とを要する場合に
も、それら素子形成領域と絶縁領域とを同一の素工程で
構成し得るような光−電子集積回路構造の製造方法を提
供せんとするものである。

［課題を解決するための手段］ 本発明者は上記目的を達成するため、同一の素工程によ
り成長させられた半導体薄膜であってもその成長下地面
が単結晶であった面上に成長した部分は単結晶となり得
るのに対し、単結晶でない面、例えば非単結晶絶縁薄膜
上に形成された部分は非単結晶となるという知見を利用
しながら、電子素子と光素子の相対的な配置関係や横方
向絶縁分離、さらには凹凸面の発生抑止等に関しても総
合的に見て合理的な方策を勘案し、次のような構成によ
る光−電子集積回路構造の製造方法を提案する。

まず、単結晶シリコン基板か、または表面に単結晶薄膜
シリコンを有する基板の表面部分に電子素子を形成する
と共に、基板表面の所定部分を単結晶シリコンがそのま
ま露呈する露呈表面として残し、当該所定部分以外の他
の部分の上には絶縁膜を形成する。

次に、上記の基板露呈表面と絶縁膜の表面の上に一連か
つ同時に化合物半導体薄膜をエピタキシャル成長させ、
基板露呈表面の上には単結晶領域を、絶縁膜の上には非
単結晶領域を、それぞれ同時に、かつ互いには横方向に
連続するように形成する。

その上で、上記により形成された単結晶領域中には光素
子を形成する一方、同じく上記により形成された非単結
晶領域は、上記のエピタキシャル成長後もそのままに高
抵抗薄膜として残置し、横方向分離用絶縁膜として用い
る。

［実 施 例］ 第１図には、本発明に従って作製される光−電子集積回
路構造の一部として利用し得る要部の概略的断面構造が
示されている。半導体基板10の上に絶縁膜11が設けられ
ており、この絶縁膜11には開口11aが開けられている。1
00は基板上にエピタキシャル成長工程の適用で形成され
た半導体薄膜であり、その大部分は基板上の絶縁膜11の
上に載っているが、開口11aを介して露呈した基板10の
表面にその下面が接している部分101は単結晶領域101と
なっている。

一方、単結晶領域101に接し、絶縁膜11の上に載ってい
る隣接部分102は多結晶領域となっており、これにさら
に隣接し、横方向に伸びる絶縁膜11の上に位置する部分
103はアモルファス状の領域103となっている。

図示の状態からも理解されるが、このような単結晶領域
101と非単結晶領域102,103とは、それぞれ半導体薄膜10
0の一部分であって、後述するようなそれ自体は既存の
薄膜成長技術により、同一素工程で同時に成長、形成さ
せられたものである。なお基板10は、後述の具体的作製
例に認められるように、単結晶シリコン基板であるか、
または少なくとも表面に単結晶薄膜シリコンを有する基
板である。

単結晶領域101の表面に対し、導電性薄膜120による配線
が行われているが、この導電性薄膜120は、仮想線で示
すように表面の絶縁膜121を介して設けることもできる
し、半導体アモルファス領域103の表面上に直接に形成
することもできる。ただ、この時に基板上に成長させら
れる半導体薄膜100は、ガリウム砒素とかガリウム燐
等、いわゆる半絶縁性と呼ばれる化合物半導体とする。
このような材料であれば、本発明者の実験により、当該
薄膜の非単結晶領域、すなわち多結晶領域102、アモル
ファス領域103は、絶縁膜11に次ぐ高抵抗を示し、配線1
20がそれらの表面に直接に接触しても通常の回路動作を
損なう程の電流が流れないことが実証された。つまり、
半導体薄膜100のこれら非単結晶領域102,103は、従来の
ようにこれらに対しさらに酸化工程等を施して絶縁膜に
変える必要もなく、そのまま残置させるだけでも、いわ
ゆるフィールド部分を構成する絶縁領域として機能させ
ることができる。

このような特徴を利用した上で、第２図では、後述の本
発明実施例中に認められるように、単結晶領域101を光
素子の形成領域として用いている。すなわち、単結晶領
域101中には、後述のように、LED（発光ダイオード）と
して機能し得るpn接合ダイオードを形成するためのｐ型
領域110とｎ型領域111とが形成されており、ｎ型領域11
1はさらに、基板10の表面上に形成された領域12とオー
ミック接触している。

ｐ型領域110への配線は、半導体薄膜100の表面には当該
pn接合が露出していないので、半導体薄膜100の非単結
晶領域103,102の表面上に沿って単結晶領域101（ｐ型領
域110）上にまで伸びる導電性薄膜120を直接に設けて差
し支えなく、しかがって従来認められたような、メサ型
ダイオードの側面で心配される配線による短絡現象も生
じない。

第３図は、半導体薄膜の単結晶領域を高さ方向に伸びる
導電性配線領域として用いる場合の望ましい構成例を示
しており、第１図中で用いていた符号101を符号112に変
えて示すように、本図に示されている単結晶領域112
は、特に基板表面に形成された領域12にオーミック接触
することで、当該領域12に対し、導電薄膜120から電気
的導通を取るために用いられている。すなわち、この単
結晶領域112が半導体基板上の領域12と同一導電型（例
えば図示のようにｎ型同志）であって、互いに整流性バ
リアを形成しない程の仕事関数差を持つ材料（ｎ型シリ
コンである領域12に対してはｎ型ガリウム燐またはｎ型
ガリウム砒素等）であれば、良好なオーミック接触を得
ることができるので、導電性薄膜120からも領域12に対
し、良好な電気的導通を取ることができる。

このような構造の場合にも、導電性薄膜120は半導体薄
膜100の非単結晶領域103,102の表面上を一連に伸び、か
つ、殆ど段差の生じていない単結晶領域112の表面に至
り得るので、大きな段差による配線段切れの心配はしな
くて良いようになる。

なお、領域12はすでに第２図に示したpn接合ダイオード
のｎ型端子としての領域とすることもできるし、半導体
基板中に形成されたトランジスタの一領域としても構成
することができる。また、単結晶領域112と領域12の双
方がそれぞれの半導体の縮退濃度以下である場合には、
それらがp,nいずれの導電型であっても良好なオーミッ
ク接触を取ることができる。

次に、参照図を再び第１図とし、具体的材料例を挙げて
説明する。

シリコン基板10の（100）面上に絶縁膜11として約5000
ÅのSiO₂を成長させ、その一部を除去して開口11aを開
けた。この基板を化学処理、乾燥した後、高真空分子線
蒸着装置内に導入し、800℃で60分の基板加熱処理を行
った。その後、基板温度を550℃に下げ、燐及びガリウ
ムのセルからそれぞれの分子線を発生させ、GaPの薄膜
を2um成長させた。成長後、開口11aを介しシリコン基板
10と接触している部分、すなわち成長下地面が結晶層で
あった部分は単結晶となっており、一方、開口11aの近
傍におけるSiO₂上の部分、すなわち成長下地面が非結晶
構造であった部分は多結晶になっていることがRHEEDの
観察により確かめられた。さらに、成長したGaP薄膜
は、第６図に示したような従来例に比し、その表面にお
ける段差が開口11aの上に相当する部分でさえ少なく、
しかも滑らかであった。また、このGaP薄膜中には、ｎ
型不純物原子としてのSiが約10¹⁷/cm³添加されており、
単結晶領域101中では当該不純物濃度に相当するキャリ
ア濃度を観測することができた。

これに対して、絶縁膜11を構成する非単結晶絶縁膜であ
るSiO₂下地面として成長した非単結晶GaP領域のシート
抵抗は10¹⁰〜10¹¹Ω／□程度もあり、横方向分離用絶縁
膜として機能する外、この膜の上に直接に電気配線を行
っても、本発明に従い構成され得る光−電子集積回路構
造の電気特性に大きな支障を与える程の低抵抗にはなら
なかった。GaPの他にも、シリコン単結晶基板またはシ
リコン単結晶薄膜上に単結晶成長可能な半導体薄膜とし
てはGaAs及びAlPがあるが、これらの材料に関しても、
それらがSiO₂上に形成されて非単結晶となった場合に
は、その抵抗値は単結晶のときの値に比し、著しく大き
な値を示した。したがってこれらの材料もまた、本発明
に用いることができる。

第４図には、本発明に従って構成された具体的作製例と
して、シリコン基板10の表面部分に電子素子としてのSi
ゲートMOSFET（符号Q_A,Q_B）が形成され、基板10上に成
長したGaP薄膜100には、その単結晶領域に、光素子とし
てのLED（発光ダイオード）D_Lと、基板主面から見て高
さ方向に伸びる配線用導電領域112が形成されている半
導体集積回路が示されている。

SiゲートMOSFETは、ｐ型（100）面,0.5〜１Ω・cmのSi
基板10の表面に形成されている。SiゲートMOSFETの形成
されている層におけるフィールド酸化膜11の厚みは約60
00Å、ゲート絶縁膜20の厚みは約200Å、ポリシリコン
ゲート21,22の厚みは約5000Åであり、n⁺ソース12,14と
n⁺ドレイン13,15の接合深さは略ヾ0.55μｍである。各S
iゲートMOSFETのソース、ドレイン上のSiO₂層11には開
口を開け、先に説明した方法に従って約２μｍのGaP薄
膜100が成長させられている。このGaP薄膜100にはｎ型
不純物物が約10¹⁷/cm³の濃度で添加されていて、ｎ型と
なっている。そして、符号Q_Aの付された図中右側のMOSF
ETのソース12上に絶縁膜11の開口を介して成長させられ
た結果、一連のGaP薄膜においても単結晶となっている
領域には、亜鉛と酸素を選択拡散することでｐ型領域11
0が作られてpn接合が形成され、発光ダイオードD_Lが形
成されている。

一方、同じ絶縁膜11の開口を介して成長した結果、単結
晶領域となっている他のGaP薄膜部分112は、当該各開口
下の対応するソースまたはドレインに対し、装置上面部
に設けられた導電薄膜122,123,124の導通を取るため
の、高さ方向伸びる配線用導電領域112として用いられ
ている。

各導電薄膜122,123,124は、同じGaP薄膜100であっても
絶縁膜11上に成長させられた領域部分103が非単結晶と
なり、高抵抗となることを利用して、当該非単結晶（ア
モルファス）領域部分103の上にさらなる絶縁膜を設け
ることなく、この領域部分103の上に直接に設けられて
いる。これら導電薄膜による電気結線ないし配線は、集
積回路の図示しない他の部分との配線として用いられ
る。また、発光ダイオードD_Lを構成する一方の領域であ
るｐ型領域110の表面に電気的にオーミック接触し、非
単結晶高抵抗GaP薄膜上に直接に接して伸びている導電
薄膜125は、当該発光ダイオードD_Lのアノード端子とし
て用いられる。

図示の場合、一つしか示していないが、発光ダイオード
D_LはMOSFET Q_Aにより選択的に駆動される。これに対
し、他方のMOSFET Q_Bは、集積回路中に形成される多数
個のトランジスタの一つとして模式的に示されたもので
ある。

この第４図示の構造のように、SiゲートMOSFET上に半導
体薄膜としてGaP薄膜を成長させ、かつ、成長させたGaP
薄膜を除去せず、絶縁領域とすべき領域にもそのまま残
置させた集積素子の特性は第５図示の出力特性のように
なった。本図からして明らかなように、第電薄膜123,12
4,125と各ソース、ドレイン12,13,14,15とがGaP薄膜を
介して電気的に接続する関係になっているにも拘らず、
直流特性の劣化がなく、集積回路中の電子素子として十
分使用可能なことが証明されている。

［効果］ 本発明によれば、光素子形成領域として利用するか、導
電領域（配線領域）として利用する半導体単結晶領域
と、この半導体単結晶領域の周囲を囲い、フィールド部
分として横方向絶縁機能を呈すべき非単結晶領域を、そ
れぞれ共通の化合物半導体薄膜の一部分として同時に形
成する。一方で、電子素子は当該化合物半導体薄膜の形
成前に基板表面部分の所定位置に形成されているので、
当該基板表面部分に形成されている電子素子と、化合物
半導体薄膜の単結晶領域に形成される光素子ないし導電
性配線領域との相対的な配置関係は当該単結晶領域の配
置パタン（結晶成長下地面パタン）で決定でき、電子素
子と光素子との合理的で高精度の並設関係を得ることが
できる外、単結晶領域と非単結晶領域の上面相互の間に
大きな段差は生じ難い構造が得られるので、配線の断線
に基づく収率の低下を抑止できる。

また、上記の非単結晶領域をそのまま残置させて絶縁領
域として利用するので、従来のようにこの非単結晶領域
に相当する領域部分をさらに酸化したり、除去して他の
絶縁膜を作り込んだりする工程は不要であり、製造工程
も大いに合理化する。同様の理由から、要すれば非単結
晶領域上に配線用の導電薄膜を直接に形成することもで
きる。

こうしたことが加味して、すでに述べた本発明実施例に
認められるように、電子素子と光素子とを集積するに際
し、本発明はそれらをモノリシックに高密度集積するこ
とを可能にし、かつ高歩留まりで高性能を発揮させるこ
とができる。

【図面の簡単な説明】

第１図から第３図までは、それぞれ、本発明に従って作
製される光−電子集積回路構造に用いることのできる要
部断面の概略構成図， 第４図は本発明に従って作製される一回路構造例におけ
る断面構造的な概略構成図， 第５図は本発明により作製された集積素子の出力特性
図， 第６図は従来における光−電子集積回路構造の一例の概
略構成図， である。 図中、10は基板、11は絶縁膜、11aは絶縁膜に開けられ
た開口、12は半導体基板表面に形成された領域、100は
基板上に形成された化合物半導体薄膜、101,112は化合
物半導体薄膜における単結晶領域、102は化合物半導体
薄膜の非単結晶領域である多結晶領域、103は化合物半
導体薄膜の非単結晶領域であるアモルファス領域、110
は化合物半導体薄膜単結晶領域中に設けられるｐ型領
域、111は化合物半導体薄膜単結晶領域中に設けられる
ｎ型領域、120は導電薄膜、である。

フロントページの続き (72)発明者 川浪 仁志 茨城県新治郡桜村梅園１丁目１番４号 電 子技術総合研究所内 (72)発明者 永井 清子 茨城県新治郡桜村梅園１丁目１番４号 電 子技術総合研究所内 (72)発明者 石原 整一 埼玉県狭山市狭山台１丁目31番地 狭山台 団地１―１―601 (56)参考文献 特開 昭56−94622（ＪＰ，Ａ) 特開 昭58−34943（ＪＰ，Ａ) 特開 昭59−228715（ＪＰ，Ａ) 特開 昭57−30372（ＪＰ，Ａ) 特開 昭53−38278（ＪＰ，Ａ)

Claims (5)

【特許請求の範囲】
1. 【請求項１】単結晶シリコン基板か、または表面に単結
   晶薄膜シリコンを有する基板の表面部分に電子素子を形
   成すると共に、該基板の表面の所定部分を単結晶シリコ
   ンがそのまま露呈する露呈表面として残し、該所定部分
   以外の他の部分の上には絶縁膜を形成した後； 上記基板の上記露呈表面と上記絶縁膜の表面の上に一連
   かつ同時に化合物半導体薄膜をエピタキシャル成長さ
   せ、上記基板の上記露呈表面の上には単結晶領域を、上
   記絶縁膜の上には非単結晶領域を、それぞれ同時に、か
   つ互いには横方向に連続するように形成し； 該形成された上記単結晶領域中に光素子を形成する一
   方； 該形成された上記非単結晶領域は、上記エピタキシャル
   成長後もそのままに高抵抗薄膜として残置し、横方向分
   離用絶縁膜として用いること； を特徴とする光−電子集積回路構造の製造方法。
2. 【請求項２】上記基板の上記露呈表面は該基板の上記表
   面において複数個所にあり、該複数個所の該露呈表面の
   それぞれの上に形成された上記化合物半導体薄膜の単結
   晶領域の中の少なくとも一つの領域は、上記基板の上記
   表面から見て高さ方向に伸びる配線用導電領域としても
   用いること； を特徴とする特許請求の範囲第１項に記載の光−電子集
   積回路構造の製造方法。
3. 【請求項３】上記単結晶領域または該単結晶領域に形成
   された上記光素子への電気的配線は、上記非単結晶領域
   の表面に沿って伸びる導電性薄膜によってなすこと； を特徴とする特許請求の範囲第１項または第２項に記載
   の光−電子集積回路構造の製造方法。
4. 【請求項４】上記電気的配線と上記非単結晶領域の表面
   とは直接に接触させること； を特徴とする特許請求の範囲第３項に記載の光−電子集
   積回路構造の製造方法。
5. 【請求項５】上記電気的配線と上記非単結晶領域の表面
   との間に絶縁膜を介在させたこと； を特徴とする特許請求の範囲第３項に記載の光−電子集
   積回路構造の製造方法。