JPH0792768B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0792768B2 JPH0792768B2 JP60288738A JP28873885A JPH0792768B2 JP H0792768 B2 JPH0792768 B2 JP H0792768B2 JP 60288738 A JP60288738 A JP 60288738A JP 28873885 A JP28873885 A JP 28873885A JP H0792768 B2 JPH0792768 B2 JP H0792768B2
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- JP
- Japan
- Prior art keywords
- address
- microcomputer
- pointer
- program memory
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータに関し、特に半導体基板
上に構成されたワンチップマイクロコンピュータの製造
時の欠陥を効率良く検出出来る様あらかじめ検出回路を
備えたマイクロコンピュータに関する。
上に構成されたワンチップマイクロコンピュータの製造
時の欠陥を効率良く検出出来る様あらかじめ検出回路を
備えたマイクロコンピュータに関する。
従来マイクロコンピュータの動作をテストする為に行わ
れていたテスト手法はそのマイクロコンピュータが機能
する命令動作を遂一実行し、実行結果をマイクロコンピ
ュータの端子に出力し期待された結果であるかどうかを
判定していた。また一連の命令を格納するプログラムメ
モリをも備えたマイクロコンピュータにおいては期待通
りの機械詰がプログラムメモリに書き込まれているか否
かを、その命令を実行するのではなく単にプログラムメ
モリの内容を各アドレス毎に外部端子に出力し期待値と
比較する手法もとられている。
れていたテスト手法はそのマイクロコンピュータが機能
する命令動作を遂一実行し、実行結果をマイクロコンピ
ュータの端子に出力し期待された結果であるかどうかを
判定していた。また一連の命令を格納するプログラムメ
モリをも備えたマイクロコンピュータにおいては期待通
りの機械詰がプログラムメモリに書き込まれているか否
かを、その命令を実行するのではなく単にプログラムメ
モリの内容を各アドレス毎に外部端子に出力し期待値と
比較する手法もとられている。
しかしながら最近の半導体製造技術の進歩はめざまし
く、一つの半導体チップ上の数十万トランジスタを搭載
した超LSIが製造されつつある。この様な超LSI技術を用
いて製造されるマイクロコンピュータは一昔前の大型汎
用コンピュータにも匹敵する程度のデータ処理、製造機
能を備えており前述のテスト手法を用いてこの様なマイ
クロコンピュータをテストしようとすれば実行すべき命
令の種類、及び処理すべきデータ量が非常に多くこの事
からテストのための手順が長大になってしまう。
く、一つの半導体チップ上の数十万トランジスタを搭載
した超LSIが製造されつつある。この様な超LSI技術を用
いて製造されるマイクロコンピュータは一昔前の大型汎
用コンピュータにも匹敵する程度のデータ処理、製造機
能を備えており前述のテスト手法を用いてこの様なマイ
クロコンピュータをテストしようとすれば実行すべき命
令の種類、及び処理すべきデータ量が非常に多くこの事
からテストのための手順が長大になってしまう。
さらにマイクロコンピュータの動作不良の検出という観
点から言えば命令動作を正常に実行している事を判定し
ただけでは不十分で、ある命令の実行時に本来行われて
はならない動作が行なわれない事を確認しなければ不良
検出率を向上させる事はできない。このためさらにテス
ト手順が複雑になりテストパターン開発の為の時間は膨
大なものとなってしまう。
点から言えば命令動作を正常に実行している事を判定し
ただけでは不十分で、ある命令の実行時に本来行われて
はならない動作が行なわれない事を確認しなければ不良
検出率を向上させる事はできない。このためさらにテス
ト手順が複雑になりテストパターン開発の為の時間は膨
大なものとなってしまう。
また、マイクロコンピュータをテストする上におけるも
う一つの問題点はマイクロコンピュータの端子数に制限
がありマイクロコンピュータ内部の論理状態を判定する
には全く不十分であるという点である。
う一つの問題点はマイクロコンピュータの端子数に制限
がありマイクロコンピュータ内部の論理状態を判定する
には全く不十分であるという点である。
従来この問題の対策として多数の内部論理ゲート信号を
時分割制御を行って端子に出力したり多数の論理ゲート
信号を少数の信号に圧縮する制御を行って端子に出力す
る方法がとられていたが、これら手法ではテストのため
の内部ハードウェアが増加してしまう欠点がある。
時分割制御を行って端子に出力したり多数の論理ゲート
信号を少数の信号に圧縮する制御を行って端子に出力す
る方法がとられていたが、これら手法ではテストのため
の内部ハードウェアが増加してしまう欠点がある。
本発明はこれらの点に鑑みてなされたものであり本発明
の目的とするところは簡単なテスト手順でマイクロコン
ピュータ内部の複雑な制御信号の動作の判定を行えるマ
イクロコンピュータを提供する事にある。また本発明の
他の目的は外部端子に数を増す事なく多数の内部信号を
端子に導出しテスト可能ならしめるマイクロコンピュー
タを提供する事にある。
の目的とするところは簡単なテスト手順でマイクロコン
ピュータ内部の複雑な制御信号の動作の判定を行えるマ
イクロコンピュータを提供する事にある。また本発明の
他の目的は外部端子に数を増す事なく多数の内部信号を
端子に導出しテスト可能ならしめるマイクロコンピュー
タを提供する事にある。
本発明のマイクロコンピュータは、命令の機械語が格納
されるプログラムメモリと、このプログラムメモリの番
地を順次指定するプログラムアドレスポインタと、命令
実行の制御手順や制御信号情報を保持するマイクロプロ
グラムメモリと、前記プログラムアドレスポインタによ
って指定された前記プログラムメモリの番地から読み出
された命令に基づき得られた番地情報が設定されるシー
ケンスポインタであって、当該番地情報を先頭番地とし
て前記マイクロプログラムメモリの番地を指定し当該指
定した番地から読み出された内容に基づき次の番地を指
定するシーケンスポインタとを備えたマイクロコンピュ
ータであって、制御信号に基づき前記プログラムアドレ
スポインタの出力を前記マイクロプログラムメモリの出
力の代わりに前記シーケンスポインタに導入する手段
と、当該導入された内容に基づき前記シーケンスポイン
タが指定した前記マイクロプログラムメモリの番地から
の出力をマイクロコンピュータの端子に導出する手段と
をさらに備えてなることを特徴とする。
されるプログラムメモリと、このプログラムメモリの番
地を順次指定するプログラムアドレスポインタと、命令
実行の制御手順や制御信号情報を保持するマイクロプロ
グラムメモリと、前記プログラムアドレスポインタによ
って指定された前記プログラムメモリの番地から読み出
された命令に基づき得られた番地情報が設定されるシー
ケンスポインタであって、当該番地情報を先頭番地とし
て前記マイクロプログラムメモリの番地を指定し当該指
定した番地から読み出された内容に基づき次の番地を指
定するシーケンスポインタとを備えたマイクロコンピュ
ータであって、制御信号に基づき前記プログラムアドレ
スポインタの出力を前記マイクロプログラムメモリの出
力の代わりに前記シーケンスポインタに導入する手段
と、当該導入された内容に基づき前記シーケンスポイン
タが指定した前記マイクロプログラムメモリの番地から
の出力をマイクロコンピュータの端子に導出する手段と
をさらに備えてなることを特徴とする。
次に本発明の実施例を図を参照しながら説明する。
第１図は本発明によるマイクロコンピュータの構成を示
すブロック図であり、各機能ブロック間の信号の流れを
示している。
すブロック図であり、各機能ブロック間の信号の流れを
示している。
第１図において10は命令の機械語が格納されているプロ
グラムメモリで通常マスクプログラマブルなリードオン
リーメモリで構成される。11はプログラムメモリ10の特
定アドレスを指示するプログラムアドレスポインタであ
る。20は命令実行の制御手順や制御信号情報からなるマ
イクロプログラムを格納するマイクロプログラムメモリ
で21はマイクロプログラムの流れを指定するシーケンス
ポインタである。30はマイクロプログラムメモリ21から
出力される信号を受けて各種制御信号を発生する制御部
である。50は各種記憶装置のアドレスデータを転送する
ためのアドレスバス、51は処理データの転送に用いられ
るデータバスである。本実施例ではアドレスバス50は16
ビット幅、データバス51は８ビット幅で構成されてい
る。60はプログラムメモリより出力される命令の機械語
をデータバス51を介して入力するインストラクションレ
ジスタである。41,42はアドレスバス50、データバス51
の内容をマイクロコンピュータ外部へ送出または外部情
報を内部バス51へ入力するための入出力ポートである。
本実施例では41はアドレスバス50の上位ビットを出力す
る動作のみを行うため出力ボートであり、42はデータバ
スと外部データ信号との送・受を行う動作とアドレスバ
ス50の下位ビットを出力する動作を時分割で行う様構成
された入出力ポートであるこの構成は一般にマルチプレ
クスドバスポートと呼ばれているものである。
グラムメモリで通常マスクプログラマブルなリードオン
リーメモリで構成される。11はプログラムメモリ10の特
定アドレスを指示するプログラムアドレスポインタであ
る。20は命令実行の制御手順や制御信号情報からなるマ
イクロプログラムを格納するマイクロプログラムメモリ
で21はマイクロプログラムの流れを指定するシーケンス
ポインタである。30はマイクロプログラムメモリ21から
出力される信号を受けて各種制御信号を発生する制御部
である。50は各種記憶装置のアドレスデータを転送する
ためのアドレスバス、51は処理データの転送に用いられ
るデータバスである。本実施例ではアドレスバス50は16
ビット幅、データバス51は８ビット幅で構成されてい
る。60はプログラムメモリより出力される命令の機械語
をデータバス51を介して入力するインストラクションレ
ジスタである。41,42はアドレスバス50、データバス51
の内容をマイクロコンピュータ外部へ送出または外部情
報を内部バス51へ入力するための入出力ポートである。
本実施例では41はアドレスバス50の上位ビットを出力す
る動作のみを行うため出力ボートであり、42はデータバ
スと外部データ信号との送・受を行う動作とアドレスバ
ス50の下位ビットを出力する動作を時分割で行う様構成
された入出力ポートであるこの構成は一般にマルチプレ
クスドバスポートと呼ばれているものである。
マイクロコンピュータの構成としてはこの他に論理算術
演算部、データの一時格納のためのレジスタファイル部
があるが図示していない。
演算部、データの一時格納のためのレジスタファイル部
があるが図示していない。
次にシーケンスポインタ21及びマイクロプログラムメモ
リ20を詳細に図示した第２図をも参照して本実施例の動
作を説明する。
リ20を詳細に図示した第２図をも参照して本実施例の動
作を説明する。
第２図において第１図と同じ機能ブロックには第１図と
同じ番号を付してある。本実施例の通常動作はプログラ
ムアドレスポインタ11によってプログラムメモリ10内の
特定命令がアクセスされ命令の機械語が読み出される。
この機械語に従って命令実行制御が行なわれるのである
がまず制御シーケンスの先頭番地情報としてインストラ
クションレジスタ60より出力される信号C1〜C8がシーケ
ンスポインタ21に入力されるこのデータをデコーダ22に
よりデコードしマイクロプログラムメモリ21の特定番地
をアクセスしこの出力として命令の最初のシーケンスで
動作すべき各種処理部への制御信号μPO1〜μPO32を得
る。この制御信号の内μPO25〜μPO32は次のシーケンス
の制御信号を得るための次ステップアドレス信号として
シーケンスポインタ21に入力されている。以上の様な手
順をくり返し命令を実行する。いまこのマイクロコンピ
ュータのテストを行うためマイクロコンピュータ外部よ
り信号を与え制御信号TESTをアクティブにする（ハイレ
ベルアクティブとする。）このときシーケンスポインタ
21にはプログラムアドレスポインタ11の出力であるプロ
グラムアドレス信号のうちAD1〜AD8が与えられる。マイ
クロプログラムメモリの出力ビット数は32ビット、アド
レスバス50は16ビット幅であるのでプログラムメモリア
ドレス信号AD0はマイクロプログラムメモリ20の出力を
マルチプレクスする信号として用いられる。マルチプレ
クスされた信号は制御信号TESTによりゲートされるバス
ドライバ501〜516を介してアドレスバス50に送出され
る。また制御信号TESTによりプログラムアドレスポイン
タは順次インクリメントされる様制御されているので、
プログラムメモリの出力はデータバス51を介して入出力
ポート42にまたマイクロプログラムメモリーの出力はア
ドレスバス50を介して出力ポート41に出力される。
同じ番号を付してある。本実施例の通常動作はプログラ
ムアドレスポインタ11によってプログラムメモリ10内の
特定命令がアクセスされ命令の機械語が読み出される。
この機械語に従って命令実行制御が行なわれるのである
がまず制御シーケンスの先頭番地情報としてインストラ
クションレジスタ60より出力される信号C1〜C8がシーケ
ンスポインタ21に入力されるこのデータをデコーダ22に
よりデコードしマイクロプログラムメモリ21の特定番地
をアクセスしこの出力として命令の最初のシーケンスで
動作すべき各種処理部への制御信号μPO1〜μPO32を得
る。この制御信号の内μPO25〜μPO32は次のシーケンス
の制御信号を得るための次ステップアドレス信号として
シーケンスポインタ21に入力されている。以上の様な手
順をくり返し命令を実行する。いまこのマイクロコンピ
ュータのテストを行うためマイクロコンピュータ外部よ
り信号を与え制御信号TESTをアクティブにする（ハイレ
ベルアクティブとする。）このときシーケンスポインタ
21にはプログラムアドレスポインタ11の出力であるプロ
グラムアドレス信号のうちAD1〜AD8が与えられる。マイ
クロプログラムメモリの出力ビット数は32ビット、アド
レスバス50は16ビット幅であるのでプログラムメモリア
ドレス信号AD0はマイクロプログラムメモリ20の出力を
マルチプレクスする信号として用いられる。マルチプレ
クスされた信号は制御信号TESTによりゲートされるバス
ドライバ501〜516を介してアドレスバス50に送出され
る。また制御信号TESTによりプログラムアドレスポイン
タは順次インクリメントされる様制御されているので、
プログラムメモリの出力はデータバス51を介して入出力
ポート42にまたマイクロプログラムメモリーの出力はア
ドレスバス50を介して出力ポート41に出力される。
以上説明した様に本発明はプログラムアドレスポインタ
の出力をマイクロプログラムメモリのシーケンスポイン
タに導入し、マイクロプログラムメモリの出力を端子に
導出する手段を有しているので、マイクロコンピュータ
内部の複雑な制御信号情報を簡単な手順で外部より検出
可能となり、よってマイクロコンピュータの製造時の不
良を低コストで除去する事が出来る。
の出力をマイクロプログラムメモリのシーケンスポイン
タに導入し、マイクロプログラムメモリの出力を端子に
導出する手段を有しているので、マイクロコンピュータ
内部の複雑な制御信号情報を簡単な手順で外部より検出
可能となり、よってマイクロコンピュータの製造時の不
良を低コストで除去する事が出来る。
また、本発明によれば内部にプログラムメモリを内蔵し
たマイクロコンピュータにおいても、何ら端子数を増す
事なく、同時に制御信号情報とプログラムメモリの内容
を外部に導出できその効果はいっそう大である。
たマイクロコンピュータにおいても、何ら端子数を増す
事なく、同時に制御信号情報とプログラムメモリの内容
を外部に導出できその効果はいっそう大である。
第１図は本発明の実施例のブロック図。第２図はマイク
ロプログラムメモリ、20、シーケンスポインタの詳細な
ブロック図。 10……プログラムメモリ、11……プログラムアドレスポ
インタ、20……マイクロプログラムメモリ、21……シー
ケンスポインタ、22……デコーダ、30……制御部、41…
…出力ポート、42……入出力ポート、50……アドレスバ
ス、51……データバス、60……インストラクションレシ
スタ、501〜516……バスドライバ。
ロプログラムメモリ、20、シーケンスポインタの詳細な
ブロック図。 10……プログラムメモリ、11……プログラムアドレスポ
インタ、20……マイクロプログラムメモリ、21……シー
ケンスポインタ、22……デコーダ、30……制御部、41…
…出力ポート、42……入出力ポート、50……アドレスバ
ス、51……データバス、60……インストラクションレシ
スタ、501〜516……バスドライバ。
Claims (1)
- 【請求項１】命令の機械語が格納されるプログラムメモ
リと、このプログラムメモリの番地を順次指定するプロ
グラムアドレスポインタと、命令実行の制御手順や制御
信号情報を保持するマイクロプログラムメモリと、前記
プログラムアドレスポインタによって指定された前記プ
ログラムメモリの番地から読み出された命令に基づき得
られた番地情報が設定されるシーケンスポインタであっ
て、当該番地情報を先頭番地として前記マイクロプログ
ラムメモリの番地を指定し当該指定した番地から読み出
された内容に基づき次の番地を指定するシーケンスポイ
ンタとを備えたマイクロコンピュータであって、制御信
号に基づき前記プログラムアドレスポインタの出力を前
記マイクロプログラムメモリの出力の代わりに前記シー
ケンスポインタに導入する手段と、当該導入された内容
に基づき前記シーケンスポインタが指定した前記マイク
ロプログラムメモリの番地からの出力をマイクロコンピ
ュータの端子に導出する手段とをさらに備えてなること
を特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288738A JPH0792768B2 (ja) | 1985-12-20 | 1985-12-20 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288738A JPH0792768B2 (ja) | 1985-12-20 | 1985-12-20 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145438A JPS62145438A (ja) | 1987-06-29 |
| JPH0792768B2 true JPH0792768B2 (ja) | 1995-10-09 |
Family
ID=17734052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288738A Expired - Fee Related JPH0792768B2 (ja) | 1985-12-20 | 1985-12-20 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792768B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2777133B2 (ja) * | 1988-01-19 | 1998-07-16 | 株式会社リコー | 中央演算処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220298A (ja) * | 1982-06-14 | 1983-12-21 | Mitsubishi Electric Corp | Ｒｏｍ内蔵半導体集積回路 |
| JPS60233737A (ja) * | 1984-05-07 | 1985-11-20 | Matsushita Electric Ind Co Ltd | マイクロプロセツサの内蔵テスト装置 |
-
1985
- 1985-12-20 JP JP60288738A patent/JPH0792768B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62145438A (ja) | 1987-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |