JPH0793312B2 - プレーナ接合を有する半導体装置の製造方法 - Google Patents
プレーナ接合を有する半導体装置の製造方法Info
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- JPH0793312B2 JPH0793312B2 JP60181920A JP18192085A JPH0793312B2 JP H0793312 B2 JPH0793312 B2 JP H0793312B2 JP 60181920 A JP60181920 A JP 60181920A JP 18192085 A JP18192085 A JP 18192085A JP H0793312 B2 JPH0793312 B2 JP H0793312B2
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000012535 impurity Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 13
- 230000015556 catabolic process Effects 0.000 claims description 9
- 238000011282 treatment Methods 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 3
- 230000001747 exhibiting effect Effects 0.000 claims 3
- 239000000463 material Substances 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- 230000001186 cumulative effect Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000763 evoking effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/965—Shaped junction formation
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置、とくに、例えば高い電圧即ち数
千ボルトの電圧で動作するように設計されたダイオー
ド、バイポーラトランジスタ、集積回路のような少なく
とも１個のプレーナ型PN接合を具える半導体装置に関す
るものである。
千ボルトの電圧で動作するように設計されたダイオー
ド、バイポーラトランジスタ、集積回路のような少なく
とも１個のプレーナ型PN接合を具える半導体装置に関す
るものである。
（従来の技術） プレーナ型PN接合を有する半導体装置を高電圧で作動さ
せ且つ維持するために、種々の電流技術が提案されてい
ることは既知である。その共通の目的は、得られる接合
を、有限な広がりの平行平坦表面を有する理想的な接合
に可能な限り近づけようとするものである。
せ且つ維持するために、種々の電流技術が提案されてい
ることは既知である。その共通の目的は、得られる接合
を、有限な広がりの平行平坦表面を有する理想的な接合
に可能な限り近づけようとするものである。
（発明が解決しようとする問題点） 1972年に出版された「ソリッド・ステート・エレクトロ
ニクス」第15巻93〜105頁に発表されたた既知の半導体
装置には、プレーナ接合の端縁の上に、一定の厚さの酸
化珪素層上全体に亘って延在する金属電界板を使用する
ことが開示されている。
ニクス」第15巻93〜105頁に発表されたた既知の半導体
装置には、プレーナ接合の端縁の上に、一定の厚さの酸
化珪素層上全体に亘って延在する金属電界板を使用する
ことが開示されている。
この構体によって、接合の逆バイアス時に、電界板の下
の空間電荷領域を広くすると共に、等電位線の曲率半径
を増加し、これにより、電界を減少し従って降服電圧を
増大し得るようにする。しかし、この場合に、電界板に
より接合に誘怒されるエッジ効果のための降服電圧は60
0Vに限定される。
の空間電荷領域を広くすると共に、等電位線の曲率半径
を増加し、これにより、電界を減少し従って降服電圧を
増大し得るようにする。しかし、この場合に、電界板に
より接合に誘怒されるエッジ効果のための降服電圧は60
0Vに限定される。
上述文献には、さらに可変厚さの酸化珪素層上に配置さ
れた金属電界板を有するプレーナ接合構体が記載されて
おり、この場合、この酸化珪素層を可変厚さとすること
により、境界状態を変更して上記電圧の制限を拡大し、
これにより降服電圧を約1000Vまで増大し得るようにし
ている。
れた金属電界板を有するプレーナ接合構体が記載されて
おり、この場合、この酸化珪素層を可変厚さとすること
により、境界状態を変更して上記電圧の制限を拡大し、
これにより降服電圧を約1000Vまで増大し得るようにし
ている。
さらに既知の電流技術には、接合の端子部分の変更があ
る。
る。
この技術は、「ジャンクション ターミナルエクステン
ション」（JTE）として知られており、更には「イムプ
ランテッド フィールド プレート」としても知られて
おり、これは例えば1983年に出版された「IEEE トラン
ザクションズ オンエレクトロン デバイス」第ED−30
巻、第954〜957頁に記載されている。この文献の、特
に、第10図および第11図には、２個の注入区域で終端す
るPN接合が示されている。この構造によれば、Ｎ型不純
物をドープして1.15×1014原子/cm3の濃度を有する基板
を用い、これに、Ｐ型不純物を濃度１×1017原子/cm3に
拡散させ、これに２個のJTE区域を表面濃度３×1015原
子/cm3および１×1015原子/cm3で夫々注入して形成する
ことにより、降服電圧を1400Vまで高めることができ
る。
ション」（JTE）として知られており、更には「イムプ
ランテッド フィールド プレート」としても知られて
おり、これは例えば1983年に出版された「IEEE トラン
ザクションズ オンエレクトロン デバイス」第ED−30
巻、第954〜957頁に記載されている。この文献の、特
に、第10図および第11図には、２個の注入区域で終端す
るPN接合が示されている。この構造によれば、Ｎ型不純
物をドープして1.15×1014原子/cm3の濃度を有する基板
を用い、これに、Ｐ型不純物を濃度１×1017原子/cm3に
拡散させ、これに２個のJTE区域を表面濃度３×1015原
子/cm3および１×1015原子/cm3で夫々注入して形成する
ことにより、降服電圧を1400Vまで高めることができ
る。
今日、数千ボルトの電圧に耐え得るPN接合を有する安定
性、信頼性および経済性のある半導体装置が必要とされ
ている。これら半導体装置は、例えば、高電圧供給装置
の分野、レーダー、Ｘ線を用いる電子医療装置の分野、
さらに一般に高圧の使用を必要とする分野において要求
されている。
性、信頼性および経済性のある半導体装置が必要とされ
ている。これら半導体装置は、例えば、高電圧供給装置
の分野、レーダー、Ｘ線を用いる電子医療装置の分野、
さらに一般に高圧の使用を必要とする分野において要求
されている。
本発明の目的は、かかる従来技術の制限および欠点を克
服し且つ排除することにより上記要求を満足し得る上述
した種類の半導体装置の製造方法を提供せんとするにあ
る。
服し且つ排除することにより上記要求を満足し得る上述
した種類の半導体装置の製造方法を提供せんとするにあ
る。
（問題点を解決するための手段） これら目的を達成するため、本発明の方法では、低不純
物濃度および所定の導電型の単結晶半導体材料からなる
基板に以下の処理を施す：基板の導電型とは反対導電型
の不純物をドーピングして第１の所定量の不純物を有す
る基板の第１区域を形成し、その後第１区域および第１
区域を具える第２区域を第２の所定量の不純物でドープ
し、次に、所望により第１、第２区域並びに第１および
第２区域を具える第３区域を第３の所定量の不純物でド
ープし、このようにして、不純物濃度を減少させながら
面積の増大区域に必要な数だけドーピング処理を行なう
ようにする。
物濃度および所定の導電型の単結晶半導体材料からなる
基板に以下の処理を施す：基板の導電型とは反対導電型
の不純物をドーピングして第１の所定量の不純物を有す
る基板の第１区域を形成し、その後第１区域および第１
区域を具える第２区域を第２の所定量の不純物でドープ
し、次に、所望により第１、第２区域並びに第１および
第２区域を具える第３区域を第３の所定量の不純物でド
ープし、このようにして、不純物濃度を減少させながら
面積の増大区域に必要な数だけドーピング処理を行なう
ようにする。
これらドーピング処理の後、熱処理により基板内の不純
物の拡散を所望の深さまで行ない、これによりドーピン
グ材の濃度を区域ごとに加えて、中心から周辺までの所
望の範囲にわたって減少する階段状の不純物濃度を有す
るPN接合を形成することができる。
物の拡散を所望の深さまで行ない、これによりドーピン
グ材の濃度を区域ごとに加えて、中心から周辺までの所
望の範囲にわたって減少する階段状の不純物濃度を有す
るPN接合を形成することができる。
（実施例） 本発明の実施例を図面につき説明する。
第１図には、極めて高い電圧に用いられるPN接合を有す
る装置を記載し、その装置は、以下に示す方法の諸工程
により組立てられ、この工程を説明の簡単のため単結晶
珪素ウェハのチップにつき記載する。第１工程 :n導電型で低ドーピング濃度の単結晶珪素基板
１、即ち固有抵抗が500オーム/cm以上で厚さが425μｍ
の単結晶珪素の基板１を用意する。
る装置を記載し、その装置は、以下に示す方法の諸工程
により組立てられ、この工程を説明の簡単のため単結晶
珪素ウェハのチップにつき記載する。第１工程 :n導電型で低ドーピング濃度の単結晶珪素基板
１、即ち固有抵抗が500オーム/cm以上で厚さが425μｍ
の単結晶珪素の基板１を用意する。
次に、基板の両表面を酸化する。第２工程 ：チップの基板の１表面（以下チップの前面と
称す）に、フォトマスクおよびエッチング処理を施し
て、領域３上の表面区域の酸化物層10を除去する。次
に、この酸化物層を除去した3000μｍの幅の表面に、Ｐ
型即ち領域１の導電型とは反対の導電型のドーピング材
のイオン注入処理を施す。
称す）に、フォトマスクおよびエッチング処理を施し
て、領域３上の表面区域の酸化物層10を除去する。次
に、この酸化物層を除去した3000μｍの幅の表面に、Ｐ
型即ち領域１の導電型とは反対の導電型のドーピング材
のイオン注入処理を施す。
このドーピング剤は、注入エネルギー100KeV且つ５×10
14原子/cm2のドーズ量で注入されるホウ素とする。
14原子/cm2のドーズ量で注入されるホウ素とする。
或いは又、この領域を高ドープレベルにするために、イ
オン注入の代わりに950℃でＡタイプの窒化ホウ素BN源
（Ａ）によりホウ素を堆積させることもできる。第３工程 ：チップ前面の領域４上の表面から、酸化物層
10をフォトマスクまたはエッチングにより除去する。領
域３上の表面はすでに酸化物層が除去されているため、
幅180μｍの区域４を有する連続区域３−４の表面全体
には酸化物層は存在しない。次に、この区域３−４の全
表面に領域３のドーピングに使用したのと同一のＰ型ド
ーピング材即ちホウ素を、ドーズ量1.5×1012原子/cm2
および注入エネルギー180KeVでイオン注入する。第４工程 ：上述のステップを繰り返して、連続区域3,4,
5（区域５は幅180μｍである）の全表面から酸化物層を
除去し、すでに使用したのと同一のＰ型ドーピング材す
なわちホウ素を、ドーズ量1.5×1012原子/cm2且つ注入
エネルギー180KeVでイオン注入する。第５工程 ：上述のステップを繰り返して、連続区域3,4,
5,6（区域６は幅180μｍである）の全表面から酸化物層
を除去し、すでに使用したのと同一のＰ型ドーピング材
すなわちホウ素を、ドーズ量2.5×1012原子/cm2且つ注
入エネルギー180KeVでイオン注入する。第６工程 ：上述のステップを最終的に繰り返し行ない、
連続区域3,4,5,6,7（区域７は幅90μｍを有する）の全
表面から酸化物層を除去し、すでに使用したのと同一の
Ｐ型ドーピング材すなわちホウ素を、ドーズ量0.2×10
12原子/cm2且つ注入エネルギー180KeVでイオン注入す
る。
オン注入の代わりに950℃でＡタイプの窒化ホウ素BN源
（Ａ）によりホウ素を堆積させることもできる。第３工程 ：チップ前面の領域４上の表面から、酸化物層
10をフォトマスクまたはエッチングにより除去する。領
域３上の表面はすでに酸化物層が除去されているため、
幅180μｍの区域４を有する連続区域３−４の表面全体
には酸化物層は存在しない。次に、この区域３−４の全
表面に領域３のドーピングに使用したのと同一のＰ型ド
ーピング材即ちホウ素を、ドーズ量1.5×1012原子/cm2
および注入エネルギー180KeVでイオン注入する。第４工程 ：上述のステップを繰り返して、連続区域3,4,
5（区域５は幅180μｍである）の全表面から酸化物層を
除去し、すでに使用したのと同一のＰ型ドーピング材す
なわちホウ素を、ドーズ量1.5×1012原子/cm2且つ注入
エネルギー180KeVでイオン注入する。第５工程 ：上述のステップを繰り返して、連続区域3,4,
5,6（区域６は幅180μｍである）の全表面から酸化物層
を除去し、すでに使用したのと同一のＰ型ドーピング材
すなわちホウ素を、ドーズ量2.5×1012原子/cm2且つ注
入エネルギー180KeVでイオン注入する。第６工程 ：上述のステップを最終的に繰り返し行ない、
連続区域3,4,5,6,7（区域７は幅90μｍを有する）の全
表面から酸化物層を除去し、すでに使用したのと同一の
Ｐ型ドーピング材すなわちホウ素を、ドーズ量0.2×10
12原子/cm2且つ注入エネルギー180KeVでイオン注入す
る。
要するに、共にトランジスタのベース領域を形成する区
域3,4,5,6,7に画成されて存在すべき注入ホウ素のドー
ズ量及び各区域に加えられた順次累積された注入ドーズ
量は、以下の表に示す通りとなる。
域3,4,5,6,7に画成されて存在すべき注入ホウ素のドー
ズ量及び各区域に加えられた順次累積された注入ドーズ
量は、以下の表に示す通りとなる。
第７工程：上述の注入処理の完了の後、Ｐ型ドープ材即
ちホウ素を1200℃で８時間に亘り拡散して、製造方法の
目的である第１図に示された輪郭８を有する単一ベース
領域を得るようにする。本発明では酸化物層10の表面９
の下の領域１内におけるこの輪郭８の深さは、その要旨
ではないが、トランジスタのベース領域3,4,5,6,7内の
ドーピング材の量の分布が重要である。これは次の高温
処理によって、ベース領域の輪郭８をチップのコレクタ
領域１内に深く侵入させることから明らかである。第８工程 ：以下の工程は本発明の要旨には左程寄与しな
いが、半導体装置の完成には必要である。
ちホウ素を1200℃で８時間に亘り拡散して、製造方法の
目的である第１図に示された輪郭８を有する単一ベース
領域を得るようにする。本発明では酸化物層10の表面９
の下の領域１内におけるこの輪郭８の深さは、その要旨
ではないが、トランジスタのベース領域3,4,5,6,7内の
ドーピング材の量の分布が重要である。これは次の高温
処理によって、ベース領域の輪郭８をチップのコレクタ
領域１内に深く侵入させることから明らかである。第８工程 ：以下の工程は本発明の要旨には左程寄与しな
いが、半導体装置の完成には必要である。
次に固有抵抗の低い領域２は、その被覆酸化物層を除去
し、次いで、チップの背面から表面全体に既に存在する
珪素基板１と同一のｎ型ドーピング材例えばリンを拡散
することにより形成する。これがため、トランジスタの
コレクタ領域に所望の電気的特性を与えるようになる。第９工程 ：次にｎ型ドーピング材例えばリンを、チップ
の前面から領域３および１に、所望の深さまで夫々拡散
することによってトランジスタのエミッタ領域13および
当業者に既知の機能である「チャンネル ストッパー」
と称される領域12を同時に形成する。第10工程 ：最終工程では第１図に斜線で示される金属層
14,15および16を形成し、これら金属層はトランジスタ
のエミッタに、ベースＢおよびコレクタＣの電極の接点
として夫々必要である。
し、次いで、チップの背面から表面全体に既に存在する
珪素基板１と同一のｎ型ドーピング材例えばリンを拡散
することにより形成する。これがため、トランジスタの
コレクタ領域に所望の電気的特性を与えるようになる。第９工程 ：次にｎ型ドーピング材例えばリンを、チップ
の前面から領域３および１に、所望の深さまで夫々拡散
することによってトランジスタのエミッタ領域13および
当業者に既知の機能である「チャンネル ストッパー」
と称される領域12を同時に形成する。第10工程 ：最終工程では第１図に斜線で示される金属層
14,15および16を形成し、これら金属層はトランジスタ
のエミッタに、ベースＢおよびコレクタＣの電極の接点
として夫々必要である。
上述した所は、本発明の一実施例を図につき説明した
が、本発明は、その要旨を変更することなく種々に変更
および変形し得ること明らかである。例えば、第１図に
おいては、Ｐ型ベース領域3,4,5,6,7は、反対導電型の
ｎ型コレクタ領域１と相俟って極めて高い電圧に対する
PN接合を形成するが、これらＰ型ベース領域を最小で少
なくとも１個の可変数の累積注入区域により形成するこ
とができる（この後者の場合には第１図に示す接合８
を、これが酸化物層10によって被覆される表面９の下の
曲線４′の区分に沿って終端するように変更する）。
が、本発明は、その要旨を変更することなく種々に変更
および変形し得ること明らかである。例えば、第１図に
おいては、Ｐ型ベース領域3,4,5,6,7は、反対導電型の
ｎ型コレクタ領域１と相俟って極めて高い電圧に対する
PN接合を形成するが、これらＰ型ベース領域を最小で少
なくとも１個の可変数の累積注入区域により形成するこ
とができる（この後者の場合には第１図に示す接合８
を、これが酸化物層10によって被覆される表面９の下の
曲線４′の区分に沿って終端するように変更する）。
トランジスタのベース領域における累積注入区域の数を
１に等しいかこれ以上とすることは特にPN接合が降服す
ることなく耐え得る必要のある最大電圧に依存する。累
積注入区域の数が多くなればなるほどPN接合の耐え得る
電圧も高くなる。例えば第１図に示す４個の累積注入区
域を有する接合の耐圧は3700V以上である。
１に等しいかこれ以上とすることは特にPN接合が降服す
ることなく耐え得る必要のある最大電圧に依存する。累
積注入区域の数が多くなればなるほどPN接合の耐え得る
電圧も高くなる。例えば第１図に示す４個の累積注入区
域を有する接合の耐圧は3700V以上である。
また、上述した所はnpn型トランジスタの製造方法につ
き説明したが、当業者に既知の必要な変更を施して本発
明をpnp型トランジスタの製造方法に適用することもで
き、この場合ｎ型不純物を本発明に従って注入および拡
散するＰ型基板に極めて高い降服電圧の接合を得ること
ができる。
き説明したが、当業者に既知の必要な変更を施して本発
明をpnp型トランジスタの製造方法に適用することもで
き、この場合ｎ型不純物を本発明に従って注入および拡
散するＰ型基板に極めて高い降服電圧の接合を得ること
ができる。
PN接合の水平方向の幾何学形状は任意の形状とすること
もでき、、この場合にはトランジスタのベースおよびエ
ミッタ領域を指合状構造とする。本発明は、ダイオー
ド、バイポーラトランジスタ、MOSトランジスタのよう
な単一または個別の半導体装置に適用できるばかりでな
く、少なくとも１個の極めて高い電圧のPN接合を形成す
る必要がある半導体装置の全部に適用することができ
る。例えば、第２図にはシリコンチップの一部分の（実
寸でない）断面を示し、このシリコンチップの一部分に
は、図の左側部分に示すバイポーラパワートランジスタ
と、図の右側部分に示す単一トランジスタの集積回路と
をチップ上に形成し、これらを酸化物層27上に形成され
た金属化細条により電気的に互いに接続するモノリシッ
ク半導体装置を設ける。本発明により形成された２個の
PN接合としては、パワートランジスタのコレクタ−ベー
ス接合を形成する第１接合25と、集積回路を囲む絶縁領
域23の接合を形成する第２接合とを第２図に示す。
もでき、、この場合にはトランジスタのベースおよびエ
ミッタ領域を指合状構造とする。本発明は、ダイオー
ド、バイポーラトランジスタ、MOSトランジスタのよう
な単一または個別の半導体装置に適用できるばかりでな
く、少なくとも１個の極めて高い電圧のPN接合を形成す
る必要がある半導体装置の全部に適用することができ
る。例えば、第２図にはシリコンチップの一部分の（実
寸でない）断面を示し、このシリコンチップの一部分に
は、図の左側部分に示すバイポーラパワートランジスタ
と、図の右側部分に示す単一トランジスタの集積回路と
をチップ上に形成し、これらを酸化物層27上に形成され
た金属化細条により電気的に互いに接続するモノリシッ
ク半導体装置を設ける。本発明により形成された２個の
PN接合としては、パワートランジスタのコレクタ−ベー
ス接合を形成する第１接合25と、集積回路を囲む絶縁領
域23の接合を形成する第２接合とを第２図に示す。
第２図に示す装置の構体において、高電圧用の接合22を
適宜設計して、絶縁領域23がパワートランジスタの高電
圧用コレクタ−ベース接合25に印加される電圧と同一電
圧に対し耐え得るようにする。この接合22は、モノリシ
ック半導体装置のパワートランジスタのコレクタ領域を
形成する領域21の高電圧部分にのみ存在し、集積回路の
トランジスタのコレクタ領域を形成する領域24の低電圧
部分には存在しない。次いで拡散させて水平分離層23を
拡散して形成した後且つ集積回路に埋込み層を形成し、
基板21の表面全体にわたってｎ型不純物がドーピングさ
れた単結晶珪素をエピタキシャル成長させた後イオン注
入を行ってｐ型ドーピング材を拡散して、上述の本発明
方法の工程に従って高電圧用のPN接合22および25を同時
に形成し得るようにする。しかし、接合８を４個の累積
区域により形成する第１図のトランジスタに比べ、第２
図の半導体装置において、接合22および25の双方は少な
くとも1000Vの耐圧がある２個の累積区域を有する。
適宜設計して、絶縁領域23がパワートランジスタの高電
圧用コレクタ−ベース接合25に印加される電圧と同一電
圧に対し耐え得るようにする。この接合22は、モノリシ
ック半導体装置のパワートランジスタのコレクタ領域を
形成する領域21の高電圧部分にのみ存在し、集積回路の
トランジスタのコレクタ領域を形成する領域24の低電圧
部分には存在しない。次いで拡散させて水平分離層23を
拡散して形成した後且つ集積回路に埋込み層を形成し、
基板21の表面全体にわたってｎ型不純物がドーピングさ
れた単結晶珪素をエピタキシャル成長させた後イオン注
入を行ってｐ型ドーピング材を拡散して、上述の本発明
方法の工程に従って高電圧用のPN接合22および25を同時
に形成し得るようにする。しかし、接合８を４個の累積
区域により形成する第１図のトランジスタに比べ、第２
図の半導体装置において、接合22および25の双方は少な
くとも1000Vの耐圧がある２個の累積区域を有する。
上述したように、本発明は、電荷キャリヤの流れが水平
方向に生じる横方向バイポーラおよびユニポーラ半導体
装置に適用することもできる。
方向に生じる横方向バイポーラおよびユニポーラ半導体
装置に適用することもできる。
例えば、高圧用横方向MOSトランジスタのドレイン領域
の不純物濃度は中心から周辺に向ってステップ状に減少
させるようにする。
の不純物濃度は中心から周辺に向ってステップ状に減少
させるようにする。
第１図は、本発明の方法により極めて高い電圧に耐える
コレクタ−ベース接合を有するnpn型パワートランジス
タを具えるシリコンチップの一部分を拡大して示す縦断
面図、 第２図は、同一チップにバイポーラトランジスタと集積
回路とを集積化したシリコンチップの一部分を拡大して
示す縦断面図である。 １……基板、3,4,5,6,7……ｐ型領域 10……酸化物層、12……チャンネルストッパー 13……エミッタ領域、14,15,16……金属層
コレクタ−ベース接合を有するnpn型パワートランジス
タを具えるシリコンチップの一部分を拡大して示す縦断
面図、 第２図は、同一チップにバイポーラトランジスタと集積
回路とを集積化したシリコンチップの一部分を拡大して
示す縦断面図である。 １……基板、3,4,5,6,7……ｐ型領域 10……酸化物層、12……チャンネルストッパー 13……エミッタ領域、14,15,16……金属層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サルヴアトーレ・ムスメシ イタリア国カターニア 95018 リポスト ビア カツシーノ 146‐ビー (56)参考文献 特開 昭59−210666（ＪＰ，Ａ) 特開 昭58−215070（ＪＰ，Ａ) 特開 昭55−46547（ＪＰ，Ａ)
Claims (5)
- 【請求項１】高電圧半導体装置を製造するに当たり、 第１主面を有する第１導電型の高固有抵抗半導体基板を
設け； この第１主面上にマスク層を形成し； 前記第１主面から前記マスク層の第１部分を除去してマ
スク層に第１の孔を形成し； 前記第１導電型とは逆の第２導電型を呈する第１濃度の
ドーピング不純物を前記第１の孔を経て前記基板に導入
して第２導電型の第１ドープ領域を基板に形成し； 前記第１の孔を囲む領域の前記マスク層の第２部分を除
去してマスク層に前記第１の孔を含む第２の孔を形成
し； 第２導電型を呈する第２濃度のドーピング不純物を前記
第２の孔に導入するとともに前記主面で第１ドープ領域
の全部を含む前記基板に導入して第２導電型の第２ドー
プ領域を形成し； 前記第２の孔を囲む領域の前記マスク層の第３部分を除
去してマスク層に前記第２の孔を含む第３の孔を形成
し； 第２導電型を呈する第３濃度のドーピング不純物を前記
第３の孔に導入するとともに前記主面で第２ドープ領域
の全部を含む前記基板に導入して第２導電型の第３ドー
プ領域を形成し； かかる処理を所望の耐圧が得られるまで繰返し； 前記第２導電型のドーピング不純物の順次のドーピング
の濃度をその前のドーピングの不純物濃度よりも薄く
し； かくして形成した第２導電型の種々のドープ領域に熱拡
散処理を施して外側領域の深さが内側領域の深さよりも
浅くなるようにしたことを特徴とする高電圧半導体装置
の製造方法。 - 【請求項２】前記第１主面に第１導電型の第１ドープ領
域を設け、この第１導電型の第１ドープ領域によって前
記第２導電型の最終ドープ領域をこれから離間して囲む
ようにしたことを特徴とする請求項１に記載の高電圧半
導体装置の製造方法。 - 【請求項３】前記第１導電型の第１ドープ領域および前
記第２導電型の第２ドープ領域が、前記第１主面で交差
するようにしたことを特徴とする請求項１に記載の高電
圧半導体装置の製造方法。 - 【請求項４】前記第２導電型の第１ドープ領域のドーピ
ング濃度を第２導電型のドーピング不純物の第１濃度と
第２導電型のドーピング不純物の第２濃度との和に等し
くするようにしたことを特徴とする請求項１〜３の何れ
かの項に記載の高電圧半導体装置の製造方法。 - 【請求項５】前記第２導電型の第１ドープ領域の基板内
の深さを第２導電型の第２ドープ領域の深さよりも深く
するようにしたことを特徴とする請求項１〜３の何れか
の項に記載の高電圧半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT6616A/84 | 1984-08-21 | ||
| IT8406616A IT1214805B (it) | 1984-08-21 | 1984-08-21 | Spositivi a semiconduttore con giunprocesso per la fabbricazione di dizioni planari a concentrazione di carica variabile e ad altissima tensione di breakdown |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159868A JPS6159868A (ja) | 1986-03-27 |
| JPH0793312B2 true JPH0793312B2 (ja) | 1995-10-09 |
Family
ID=11121466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181920A Expired - Fee Related JPH0793312B2 (ja) | 1984-08-21 | 1985-08-21 | プレーナ接合を有する半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4667393A (ja) |
| JP (1) | JPH0793312B2 (ja) |
| FR (1) | FR2569495A1 (ja) |
| GB (1) | GB2163597A (ja) |
| IT (1) | IT1214805B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0262356B1 (de) * | 1986-09-30 | 1993-03-31 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines pn-Übergangs hoher Spannungsfestigkeit |
| IT1215024B (it) * | 1986-10-01 | 1990-01-31 | Sgs Microelettronica Spa | Processo per la formazione di un dispositivo monolitico a semiconduttore di alta tensione |
| IT1221587B (it) * | 1987-09-07 | 1990-07-12 | S G S Microelettronics Spa | Procedimento di fabbricazione di un dispositivo integrato monolitico a semiconduttore avente strati epitas siali a bassa concentrazione di impurita' |
| USRE35642E (en) * | 1987-12-22 | 1997-10-28 | Sgs-Thomson Microelectronics, S.R.L. | Integrated high-voltage bipolar power transistor and low voltage MOS power transistor structure in the emitter switching configuration and relative manufacturing process |
| IT1217323B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Struttura integrata di transistor bipolare di potenza di alta tensione e di transistor mos di potenza di bassa tensione nella configurazione"emitter switching"e relativo processo di fabbricazione |
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| EP0632502B1 (en) * | 1993-06-28 | 1999-03-17 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Bipolar power transistor with high collector breakdown voltage and related manufacturing process |
| DE69331052T2 (de) * | 1993-07-01 | 2002-06-06 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Integrierte Randstruktur für Hochspannung-Halbleiteranordnungen und dazugehöriger Herstellungsprozess |
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-
1984
- 1984-08-21 IT IT8406616A patent/IT1214805B/it active
-
1985
- 1985-07-25 GB GB08518801A patent/GB2163597A/en not_active Withdrawn
- 1985-08-07 FR FR8512091A patent/FR2569495A1/fr not_active Withdrawn
- 1985-08-21 US US06/768,028 patent/US4667393A/en not_active Expired - Lifetime
- 1985-08-21 JP JP60181920A patent/JPH0793312B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2163597A (en) | 1986-02-26 |
| JPS6159868A (ja) | 1986-03-27 |
| GB8518801D0 (en) | 1985-08-29 |
| IT8406616A0 (it) | 1984-08-21 |
| IT1214805B (it) | 1990-01-18 |
| US4667393A (en) | 1987-05-26 |
| FR2569495A1 (fr) | 1986-02-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |