JPH0793320B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0793320B2 JPH0793320B2 JP60064422A JP6442285A JPH0793320B2 JP H0793320 B2 JPH0793320 B2 JP H0793320B2 JP 60064422 A JP60064422 A JP 60064422A JP 6442285 A JP6442285 A JP 6442285A JP H0793320 B2 JPH0793320 B2 JP H0793320B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
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- H10D62/314—Channel regions of field-effect devices of FETs of IGFETs having vertical doping variations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半絶縁性化合物半導体基板を用いた電界効果
トランジスタの製造方法に関する。
トランジスタの製造方法に関する。
半絶縁性GaAs基板を用いたショットキーゲート型電界効
果トランジスタ（MESFET）は、GaAsの持つ高い電子移動
度のために、マイクロ波用素子として、また現在のSiで
は得られない超高速動作を可能とするGaAs ICの基本素
子として注目されている。
果トランジスタ（MESFET）は、GaAsの持つ高い電子移動
度のために、マイクロ波用素子として、また現在のSiで
は得られない超高速動作を可能とするGaAs ICの基本素
子として注目されている。
このMESFETの高性能化のためには、直列抵抗Rsの低減及
びゲート長の短縮が不可欠である。このRsの低減のため
に近年、第３図のような構造のMESFETが一般に用いられ
るようになっている。図において、31は半絶縁性GaAs基
板であり、その表面部にｎ型動作層32が形成され、この
動作層32とショットキー接合を形成するゲート電極33が
形成されている。n+型ソース，ドレイン領域34,35はイ
オン注入によりゲート電極33に自己整合的に形成されて
おり、それぞれの表面にソース電極36,ドレイン電極37
が形成されている。
びゲート長の短縮が不可欠である。このRsの低減のため
に近年、第３図のような構造のMESFETが一般に用いられ
るようになっている。図において、31は半絶縁性GaAs基
板であり、その表面部にｎ型動作層32が形成され、この
動作層32とショットキー接合を形成するゲート電極33が
形成されている。n+型ソース，ドレイン領域34,35はイ
オン注入によりゲート電極33に自己整合的に形成されて
おり、それぞれの表面にソース電極36,ドレイン電極37
が形成されている。
この様なGaAs−MESFETが微細化すると、ソース電極36と
ドレイン電極37間の間隔が狭くなり、この間に高電界が
加わる効果とソース領域34とドレイン領域35が極めて近
接する効果とが相まって、チャネルである動作層32を流
れる電流の他に基板31を流れる電流が増大する。特に半
絶縁性基板を用いるMESFETは、導電性基板を用いるSi−
MOSFET等と異なり、ソース，ドレイン領域と基板の間の
ポテンシャル・バリアが低いため、短チャネル化に伴う
上記の問題が顕著に現われる。MESFETの微細化に伴うも
う一つの問題は、動作層内部の電界分布が長ゲートの場
合と異なってくるということである。長ゲートの場合に
は動作層内部の電界はゲート電圧によるものが主である
が、ゲート長が短くなりその横方向と縦方向の寸法の比
が小さくなると、動作層内部の電界がゲート電圧のみな
らずドレイン電圧によっても変調されるようになる。
ドレイン電極37間の間隔が狭くなり、この間に高電界が
加わる効果とソース領域34とドレイン領域35が極めて近
接する効果とが相まって、チャネルである動作層32を流
れる電流の他に基板31を流れる電流が増大する。特に半
絶縁性基板を用いるMESFETは、導電性基板を用いるSi−
MOSFET等と異なり、ソース，ドレイン領域と基板の間の
ポテンシャル・バリアが低いため、短チャネル化に伴う
上記の問題が顕著に現われる。MESFETの微細化に伴うも
う一つの問題は、動作層内部の電界分布が長ゲートの場
合と異なってくるということである。長ゲートの場合に
は動作層内部の電界はゲート電圧によるものが主である
が、ゲート長が短くなりその横方向と縦方向の寸法の比
が小さくなると、動作層内部の電界がゲート電圧のみな
らずドレイン電圧によっても変調されるようになる。
以上の二つの原因により、短ゲート化に伴いMESFETのし
きい値電圧の低下、ドレイン・コンダクタンスの増大、
更に相互コンダクタンスの低下を招くという問題があっ
た。
きい値電圧の低下、ドレイン・コンダクタンスの増大、
更に相互コンダクタンスの低下を招くという問題があっ
た。
この電界分布の変化に伴う短チャネル効果を抑制するた
めに、ゲート電極の微細化に応じて動作層を薄くし、か
つその濃度を高くするという、いわゆるスケーリング則
の適用が提案されている。しかしGaAsMESFETにおける動
作層は、一般にイオン注入により形成されている。特に
ノーマリオフ型のFETを得ようとする場合、最も一般に
用いられている不純物Siの場合現在でも、加速電圧50〜
60keV程度の低エネルギー注入が行われている。この動
作層を更に薄くするには、より低い加速電圧でのイオン
注入が必要になるが、これはイオン注入装置の限界に近
く、制御性、再現性の点で問題がある。また薄く、かつ
高濃度に注入された不純物の活性化のためのアニール法
も問題になる。
めに、ゲート電極の微細化に応じて動作層を薄くし、か
つその濃度を高くするという、いわゆるスケーリング則
の適用が提案されている。しかしGaAsMESFETにおける動
作層は、一般にイオン注入により形成されている。特に
ノーマリオフ型のFETを得ようとする場合、最も一般に
用いられている不純物Siの場合現在でも、加速電圧50〜
60keV程度の低エネルギー注入が行われている。この動
作層を更に薄くするには、より低い加速電圧でのイオン
注入が必要になるが、これはイオン注入装置の限界に近
く、制御性、再現性の点で問題がある。また薄く、かつ
高濃度に注入された不純物の活性化のためのアニール法
も問題になる。
一方、MESFETの動作層の性質を電流経路方向（チャネル
方向）に変化させることにより、短チャネル効果を抑制
できることが報告されている。一例として、ゲート電極
の一部を熱処理により固相反応により動作層内に埋め込
み、動作層の形状及びゲート電極の形状を変化させるこ
とにより、高い相互コンダクタンスと低いドレイン・コ
ンダクタンスが得られる、とする報告がある（昭和58年
春季応用物理学会、7p−Ｄ・3,p−457）。
方向）に変化させることにより、短チャネル効果を抑制
できることが報告されている。一例として、ゲート電極
の一部を熱処理により固相反応により動作層内に埋め込
み、動作層の形状及びゲート電極の形状を変化させるこ
とにより、高い相互コンダクタンスと低いドレイン・コ
ンダクタンスが得られる、とする報告がある（昭和58年
春季応用物理学会、7p−Ｄ・3,p−457）。
しかしこの方法では、固相反応させるゲート金属を斜め
方向からの蒸着により形成しているため、制御性，再現
性に問題があり、またゲートの接合面積の増大を招く。
更に固相反応によりゲート金属を動作層内に食い込ませ
る方法も制御性，再現性に問題があり、熱的不安定性を
招くため、しきい値の精密な制御を必要とし、また多く
の高温プロセスを要する集積回路の製造には応用が難し
い。
方向からの蒸着により形成しているため、制御性，再現
性に問題があり、またゲートの接合面積の増大を招く。
更に固相反応によりゲート金属を動作層内に食い込ませ
る方法も制御性，再現性に問題があり、熱的不安定性を
招くため、しきい値の精密な制御を必要とし、また多く
の高温プロセスを要する集積回路の製造には応用が難し
い。
本発明は上記の点に鑑み、微細化に伴う特性劣化の問題
を解決した半絶縁性化合物半導体基板を用いた電界効果
トランジスタの製造方法を提供することを目的とする。
を解決した半絶縁性化合物半導体基板を用いた電界効果
トランジスタの製造方法を提供することを目的とする。
本発明にかかる電界効果トランジスタは、半絶縁性化合
物半導体基板の表面部に第１導電型の動作層が形成さ
れ、その表面にゲート電極が形成された構造において、
動作層下部の少なくともドレイン側端部に、動作層に接
する第２導電型層を部分的に設けたことを特徴とする。
物半導体基板の表面部に第１導電型の動作層が形成さ
れ、その表面にゲート電極が形成された構造において、
動作層下部の少なくともドレイン側端部に、動作層に接
する第２導電型層を部分的に設けたことを特徴とする。
またこの様な電界効果トランジスタを製造する本発明の
方法は、第１導電型の動作層を形成してその表面にゲー
ト電極を形成した後、このゲート電極をマスクとしてイ
オン注入を行って動作層下部の少なくともドレイン側端
部に動作層に接するように第２導電型層を部分的に形成
する。ソース，ドレイン領域の第１導電型高濃度層のイ
オン注入工程は、上記第２導電型層形成のイオン注入工
程の前または後にやはりゲート電極をマスクとして行
う。
方法は、第１導電型の動作層を形成してその表面にゲー
ト電極を形成した後、このゲート電極をマスクとしてイ
オン注入を行って動作層下部の少なくともドレイン側端
部に動作層に接するように第２導電型層を部分的に形成
する。ソース，ドレイン領域の第１導電型高濃度層のイ
オン注入工程は、上記第２導電型層形成のイオン注入工
程の前または後にやはりゲート電極をマスクとして行
う。
本発明にかかる電界効果トランジスタは、FETのピンチ
オフを決定する動作層のドレイン側端部の下部に部分的
に第２導電型層が形成されているため、この第２導電型
と動作層との間の接合電位により動作層下部に空乏層が
伸びる。この結果、動作層形成のイオン注入を従来と同
様の加速エネルギーで行っても、電気的により薄い動作
層が得られる。このため、ピンチオフ点での電界分布が
長ゲート構造の場合と同様に保たれる。また第２導電型
層が形成されるのは、ピンチオフを決定するドレイン側
端部またはこれとソース側端部の一部分のみであり、他
の部分は電気的には動作層が厚いので従来と同じしきい
値電圧であってもチャネルのコンダクタンスを従来より
大きく保つことができる。更にゲート電極に対し自己整
合的にソース，ドレイン領域を形成した場合には、ドレ
イン側高濃度層の側壁あるいは周辺にこれと逆導電型層
が存在するため、ドレイン領域から基板にしみ出す電流
を抑制することができる。
オフを決定する動作層のドレイン側端部の下部に部分的
に第２導電型層が形成されているため、この第２導電型
と動作層との間の接合電位により動作層下部に空乏層が
伸びる。この結果、動作層形成のイオン注入を従来と同
様の加速エネルギーで行っても、電気的により薄い動作
層が得られる。このため、ピンチオフ点での電界分布が
長ゲート構造の場合と同様に保たれる。また第２導電型
層が形成されるのは、ピンチオフを決定するドレイン側
端部またはこれとソース側端部の一部分のみであり、他
の部分は電気的には動作層が厚いので従来と同じしきい
値電圧であってもチャネルのコンダクタンスを従来より
大きく保つことができる。更にゲート電極に対し自己整
合的にソース，ドレイン領域を形成した場合には、ドレ
イン側高濃度層の側壁あるいは周辺にこれと逆導電型層
が存在するため、ドレイン領域から基板にしみ出す電流
を抑制することができる。
また本発明の方法によれば、従来の工程に僅か１回のイ
オン注入工程を加えるだけで優れたMESFET特性を実現す
ることができる。またこの第２導電型層形成のイオ注入
は、ソース，ドレイン領域形成の際のマスクをそのまま
使うことができる。第２導電型層を例えばドレイン側端
部のみに形成する為に斜め方向からのイオン注入を利用
する場合には、イオン注入時にウェーハを傾ければよ
く、これも簡便で制御性よく行うことができる。しかも
この第２導電型層のイオン注入工程は、ソース，ドレイ
ン領域形成工程の前または後の適当な時期に行うことが
できる。
オン注入工程を加えるだけで優れたMESFET特性を実現す
ることができる。またこの第２導電型層形成のイオ注入
は、ソース，ドレイン領域形成の際のマスクをそのまま
使うことができる。第２導電型層を例えばドレイン側端
部のみに形成する為に斜め方向からのイオン注入を利用
する場合には、イオン注入時にウェーハを傾ければよ
く、これも簡便で制御性よく行うことができる。しかも
この第２導電型層のイオン注入工程は、ソース，ドレイ
ン領域形成工程の前または後の適当な時期に行うことが
できる。
以下本発明の実施例を説明する。
第１図は一実施例のGaAs−MESFETである。11は抵抗率10
7〜108Ω・cm程度の半絶縁性GaAs基板であり、その表面
部にチャネル領域となるｎ型（第１導電型）の動作層12
が形成され、その表面には例えば4000Å程度のWN膜から
なるショットキーゲート電極13が形成されている。ゲー
ト電極13を挟んで基板の両側には、イオン注入により動
作層12より高濃度で深いn+型ソース領域15及びドレイン
領域16が形成されている。動作層12の下部のドレイン側
端部には動作層に接してｐ型（第２導電型）層14が部分
的に形成されている。これは後述するようにゲート電極
13をマスクとする斜め方向からのイオン注入により形成
することができる。17,18はそれぞれソース，ドレイン
のオーミック電極である。
7〜108Ω・cm程度の半絶縁性GaAs基板であり、その表面
部にチャネル領域となるｎ型（第１導電型）の動作層12
が形成され、その表面には例えば4000Å程度のWN膜から
なるショットキーゲート電極13が形成されている。ゲー
ト電極13を挟んで基板の両側には、イオン注入により動
作層12より高濃度で深いn+型ソース領域15及びドレイン
領域16が形成されている。動作層12の下部のドレイン側
端部には動作層に接してｐ型（第２導電型）層14が部分
的に形成されている。これは後述するようにゲート電極
13をマスクとする斜め方向からのイオン注入により形成
することができる。17,18はそれぞれソース，ドレイン
のオーミック電極である。
この様なMESFETを製造する実施例を第２図（ａ）〜
（ｄ）を参照して次に説明する。
（ｄ）を参照して次に説明する。
先ず、半絶縁性GaAs基板11にSiイオンを50KeV,3.0×10
12/cm2の条件でイオン注入してｎ型動作層12を形成す
る。次にこの基板上にWN膜を4000Å形成し、公知のフォ
トリソグラフィ技術及びドライエッチング技術を用いて
1.0μｍ幅のショットキーゲート電極13を形成する（第
２図（ａ））。
12/cm2の条件でイオン注入してｎ型動作層12を形成す
る。次にこの基板上にWN膜を4000Å形成し、公知のフォ
トリソグラフィ技術及びドライエッチング技術を用いて
1.0μｍ幅のショットキーゲート電極13を形成する（第
２図（ａ））。
この後、ゲート電極13をマスクとしてSiのイオン注入を
行う。このときイオン注入条件を例えば、100KeV,1.0×
1014/cm2に選ぶことにより、動作層12より高濃度で深い
n+型ソース領域15及びドレイン領域16がゲート電極13に
自己整合的に形成される（第２図（ｂ））。
行う。このときイオン注入条件を例えば、100KeV,1.0×
1014/cm2に選ぶことにより、動作層12より高濃度で深い
n+型ソース領域15及びドレイン領域16がゲート電極13に
自己整合的に形成される（第２図（ｂ））。
この後ウェーハをイオンビームに対して例えば45゜傾け
た状態でFETのドレインとなる方向からｐ型不純物とし
てBeを、90KeV,6.0×1011/cm2の条件でゲート電極13を
マスクとしてイオン注入することにより、動作層12の下
部のドレイン側端部に部分的にｐ型層14を形成する（第
２図（ｃ））。
た状態でFETのドレインとなる方向からｐ型不純物とし
てBeを、90KeV,6.0×1011/cm2の条件でゲート電極13を
マスクとしてイオン注入することにより、動作層12の下
部のドレイン側端部に部分的にｐ型層14を形成する（第
２図（ｃ））。
この後、注入不純物の活性化のためのアニールを800℃
〜850℃で行い、AuGe合金によりソース，ドレインのオ
ーミック電極17,18を形成して、セルフアライン型GaAs
−MESFETが完成する（第２図（ｄ））。
〜850℃で行い、AuGe合金によりソース，ドレインのオ
ーミック電極17,18を形成して、セルフアライン型GaAs
−MESFETが完成する（第２図（ｄ））。
本実施例においては、動作層12のイオン注入量を3.0×1
013/cm2と高濃度に設定しているため、従来構造のFETで
はノーマリオン型となるはずである。ところが本実施例
では、ピンチオフを決定するドレイン側端部の動作層12
下部に動作層12に接してｐ型層14が形成されているた
め、このｐ型層14と動作層12との間の接合電位により動
作層12の下部が空乏化し、実質的に動作層が薄くなった
と同様の効果が得られ、ノーマリオフ型特性を示した。
このため、同じ50KeVの加速エネルギーでイオン注入し
た従来構造のMESFETで同じしきい値電圧が得られる動作
層と比べ、本実施例による動作層は実質的に薄く、且つ
高濃度になっている。この結果、ピンチオフを決定する
ドレイン側での電界分布が長ゲートの場合と同様にな
る。しかも動作層のうちドレイン側の領域以外の部分
は、ノーマリオン型特性を示す。このため、電流経路方
向に均一な動作層を有する従来構造のMESFETに比べて、
チャネル・コンダクタンスが大きくなり、同一ゲート長
で比較した場合には、本実施例のMESFETの方が電流駆動
能力が大きい。
013/cm2と高濃度に設定しているため、従来構造のFETで
はノーマリオン型となるはずである。ところが本実施例
では、ピンチオフを決定するドレイン側端部の動作層12
下部に動作層12に接してｐ型層14が形成されているた
め、このｐ型層14と動作層12との間の接合電位により動
作層12の下部が空乏化し、実質的に動作層が薄くなった
と同様の効果が得られ、ノーマリオフ型特性を示した。
このため、同じ50KeVの加速エネルギーでイオン注入し
た従来構造のMESFETで同じしきい値電圧が得られる動作
層と比べ、本実施例による動作層は実質的に薄く、且つ
高濃度になっている。この結果、ピンチオフを決定する
ドレイン側での電界分布が長ゲートの場合と同様にな
る。しかも動作層のうちドレイン側の領域以外の部分
は、ノーマリオン型特性を示す。このため、電流経路方
向に均一な動作層を有する従来構造のMESFETに比べて、
チャネル・コンダクタンスが大きくなり、同一ゲート長
で比較した場合には、本実施例のMESFETの方が電流駆動
能力が大きい。
また本実施例のMESFETでは、動作層12の下部のドレイン
領域側にｐ型層14が形成されているため、これが電子に
対するポテンシャル・バリアとして働き、基板を通って
流れる電流を抑制することができる。この効果と、前述
した電界形状が変わらないという効果とが相まって、本
実施例のMESFETは従来構造のMESFETに比べて、しきい値
電圧の負側へのシフト、ドレイン・コンダクタンスの増
大、相互コンダクタンスの低下といった短チャネル効果
が大幅に改善されていた。
領域側にｐ型層14が形成されているため、これが電子に
対するポテンシャル・バリアとして働き、基板を通って
流れる電流を抑制することができる。この効果と、前述
した電界形状が変わらないという効果とが相まって、本
実施例のMESFETは従来構造のMESFETに比べて、しきい値
電圧の負側へのシフト、ドレイン・コンダクタンスの増
大、相互コンダクタンスの低下といった短チャネル効果
が大幅に改善されていた。
また本実施例の方法は、ゲート金属を斜め方向から蒸着
し、このゲート金属を固相拡散により動作層に拡散させ
て動作層形状を変化させる方法に比べて、僅かにイオン
注入工程を増すだけで極めて簡便であり、制御性、再現
性の点でも優れている。
し、このゲート金属を固相拡散により動作層に拡散させ
て動作層形状を変化させる方法に比べて、僅かにイオン
注入工程を増すだけで極めて簡便であり、制御性、再現
性の点でも優れている。
なお本実施例では、ドレイン側にのみｐ型層を形成する
方法として、斜め方向からのイオン注入を利用したが、
ソース側をフォトレジストなどでマスクして通常の垂直
方向のイオン注入により同様の構造を得ることも可能で
ある。またウェーハに対してイオンビームを傾ける場合
の角度は、45゜に限られず、ドレイン側にどれだけの幅
の高濃度層を形成するかにより、必要に応じて設定する
ことができる。
方法として、斜め方向からのイオン注入を利用したが、
ソース側をフォトレジストなどでマスクして通常の垂直
方向のイオン注入により同様の構造を得ることも可能で
ある。またウェーハに対してイオンビームを傾ける場合
の角度は、45゜に限られず、ドレイン側にどれだけの幅
の高濃度層を形成するかにより、必要に応じて設定する
ことができる。
本発明は上記各実施例に限られず、種々変形して実施す
ることができる。
ることができる。
例えば、第２図の実施例においては、ソース，ドレイン
領域を形成するイオン注入工程とｐ型層を形成するため
のイオン注入工程を逆にすることができる。
領域を形成するイオン注入工程とｐ型層を形成するため
のイオン注入工程を逆にすることができる。
また用いる材料，物質についても種々選択できる。例え
ばゲート電極としては、ｎ型GaAsと良好なショットキー
障壁を形成し、且つ熱処理後もその特性が保持されるも
のであればよく、WNの他、W,WSi,W−Al,Mo,MoAiなどを
用いることができる。注入不純物は、ｎ型の場合はSiの
他に、Se,Sなど、ｐ型の場合はBeの他にMgなどを用い得
る。
ばゲート電極としては、ｎ型GaAsと良好なショットキー
障壁を形成し、且つ熱処理後もその特性が保持されるも
のであればよく、WNの他、W,WSi,W−Al,Mo,MoAiなどを
用いることができる。注入不純物は、ｎ型の場合はSiの
他に、Se,Sなど、ｐ型の場合はBeの他にMgなどを用い得
る。
更に実施例ではｎチャネルの場合を専ら説明したが、本
発明はｐチャネルにも適用できる。またMESFETの他、接
合型FETにも本発明を同様に適用することができるし、G
aAs以外の半絶縁性化合物半導体基板を用いた場合に同
様に本発明を適用することができる。
発明はｐチャネルにも適用できる。またMESFETの他、接
合型FETにも本発明を同様に適用することができるし、G
aAs以外の半絶縁性化合物半導体基板を用いた場合に同
様に本発明を適用することができる。
第１図は本発明の一実施例のMESFETを示す図、第２図
（ａ）〜（ｄ）はその製造工程を示す図、第３図は従来
のMESFETを示す図である。 11……半絶縁性GaAs基板、12……ｎ型動作層、13……シ
ョットキーゲート電極、 14……ｐ型層、15……n+型ソース領域、16……n+型ドレ
イン領域、 17,18……オーミック電極。
（ａ）〜（ｄ）はその製造工程を示す図、第３図は従来
のMESFETを示す図である。 11……半絶縁性GaAs基板、12……ｎ型動作層、13……シ
ョットキーゲート電極、 14……ｐ型層、15……n+型ソース領域、16……n+型ドレ
イン領域、 17,18……オーミック電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−23366（ＪＰ，Ａ) 特開 昭61−152078（ＪＰ，Ａ) 特開 昭61−222176（ＪＰ，Ａ)
Claims (4)
- 【請求項１】半絶縁性化合物半導体基板の表面に第１導
電型の動作層を形成する工程と、前記動作層表面にゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て斜め方向からのイオン注入により前記動作層下部のド
レイン側端部に動作層に接する第２導電型層を部分的に
形成する工程と、前記ゲート電極をマスクとしてイオン
注入を行って第１導電型の高濃度ソース，ドレイン領域
を形成する工程と、前記ソース，ドレイン領域表面にオ
ーミック電極を形成する工程とを備えたことを特徴とす
る電界効果トランジスタの製造方法。 - 【請求項２】前記第１導電型の高濃度ソース，ドレイン
領域を形成した後、前記第２導電型層を形成するように
した特許請求の範囲第１項記載の電界効果トランジスタ
の製造方法。 - 【請求項３】前記第２導電型層を形成した後、前記第１
導電型の高濃度ソース，ドレイン領域を形成するように
した特許請求の範囲第１項記載の電界効果トランジスタ
の製造方法。 - 【請求項４】前記半絶縁性化合物半導体基板はGaAs基板
であり、ゲート電極は動作層との間でショットキー接合
を形成する特許請求の範囲第１項記載の電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064422A JPH0793320B2 (ja) | 1985-03-28 | 1985-03-28 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064422A JPH0793320B2 (ja) | 1985-03-28 | 1985-03-28 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222270A JPS61222270A (ja) | 1986-10-02 |
| JPH0793320B2 true JPH0793320B2 (ja) | 1995-10-09 |
Family
ID=13257822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064422A Expired - Lifetime JPH0793320B2 (ja) | 1985-03-28 | 1985-03-28 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793320B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644575B2 (ja) * | 1984-07-11 | 1994-06-08 | 三菱電機株式会社 | 電界効果トランジスタ |
| JP2550013B2 (ja) * | 1984-10-24 | 1996-10-30 | 株式会社日立製作所 | 電界効果トランジスタ |
| JPS61152078A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔ |
| JPS61222176A (ja) * | 1985-03-27 | 1986-10-02 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 |
-
1985
- 1985-03-28 JP JP60064422A patent/JPH0793320B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61222270A (ja) | 1986-10-02 |
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