JPH0797591B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH0797591B2 JPH0797591B2 JP60064423A JP6442385A JPH0797591B2 JP H0797591 B2 JPH0797591 B2 JP H0797591B2 JP 60064423 A JP60064423 A JP 60064423A JP 6442385 A JP6442385 A JP 6442385A JP H0797591 B2 JPH0797591 B2 JP H0797591B2
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- gate electrode
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- drain
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半絶縁性化合物半導体基板を用いた電界効果
トランジスタとその製造方法に関する。
トランジスタとその製造方法に関する。
半絶縁性GaAs基板を用いたショットキーゲート型電界効
果トランジスタ（MESFET）は、GaAsの持つ高い電子移動
度のために、マイクロ波用素子として、また現在のSiで
は得られない超高速動作を可能とするGaAs ICの基本素
子として注目されている。
果トランジスタ（MESFET）は、GaAsの持つ高い電子移動
度のために、マイクロ波用素子として、また現在のSiで
は得られない超高速動作を可能とするGaAs ICの基本素
子として注目されている。
このMESFETの高性能化のためには、直列抵抗RSの低減及
びゲートの短縮が不可欠である。このRSの低減のために
近年、第５図のような構造のMESFETが一般に用いられる
ようになっている。図において、31は半絶縁性GaAs基板
であり、その表面部にｎ型動作層32が形成され、この動
作層32とショットキー接合の形成するゲート電極33が形
成されている。n+型ソース，ドレイン領域34,35はイオ
ン注入によりゲート電極33に自己整合的に形成されてお
り、それぞれの表面にソース電極36,ドレイン電極37が
形成されている。
びゲートの短縮が不可欠である。このRSの低減のために
近年、第５図のような構造のMESFETが一般に用いられる
ようになっている。図において、31は半絶縁性GaAs基板
であり、その表面部にｎ型動作層32が形成され、この動
作層32とショットキー接合の形成するゲート電極33が形
成されている。n+型ソース，ドレイン領域34,35はイオ
ン注入によりゲート電極33に自己整合的に形成されてお
り、それぞれの表面にソース電極36,ドレイン電極37が
形成されている。
この様なGaAs−MESFETが微細化すると、ソース電極36と
ドレイン電極37間の間隔が狭くなり、この間に高電界が
加わる効果とソース領域34とドレイン領域35が極めて近
接する効果とが相まって、チャネルである動作層32を流
れる電流の他に基板31を流れる電流が増大する。特に半
絶縁性基板を用いるMESFETは、導電性基板を用いるSi−
MOSFET等と異なり、ソース，ドレイン領域と基板の間の
ポテンシャル・バリアが低いため、短チャネル化に伴う
上記の問題が顕著に現われる。MESFETの微細化に伴うも
う一つの問題は、動作層内部の電界分布が長ゲートの場
合と異なってくるということである。長ゲートの場合に
は動作層内部の電界はゲート電圧によるものが主である
が、ゲート長が短くなりその横方向と縦方向の寸法の比
が小さくなると、動作層内部の電界がゲート電圧のみな
らずドレイン電圧によっても変調されるようになる。
ドレイン電極37間の間隔が狭くなり、この間に高電界が
加わる効果とソース領域34とドレイン領域35が極めて近
接する効果とが相まって、チャネルである動作層32を流
れる電流の他に基板31を流れる電流が増大する。特に半
絶縁性基板を用いるMESFETは、導電性基板を用いるSi−
MOSFET等と異なり、ソース，ドレイン領域と基板の間の
ポテンシャル・バリアが低いため、短チャネル化に伴う
上記の問題が顕著に現われる。MESFETの微細化に伴うも
う一つの問題は、動作層内部の電界分布が長ゲートの場
合と異なってくるということである。長ゲートの場合に
は動作層内部の電界はゲート電圧によるものが主である
が、ゲート長が短くなりその横方向と縦方向の寸法の比
が小さくなると、動作層内部の電界がゲート電圧のみな
らずドレイン電圧によっても変調されるようになる。
以上の二つの原因により、短ゲート化に伴いMESFETのし
きい値電圧の低下、ドレイン・コンダクタンスの増大、
更に相互コンダクタンスの低下を招くという問題があっ
た。
きい値電圧の低下、ドレイン・コンダクタンスの増大、
更に相互コンダクタンスの低下を招くという問題があっ
た。
この電界分布の変化に伴う短チャネル効果を抑制するた
めに、ゲート電極の微細化に応じて動作層を薄くし、か
つその濃度を高くするという、いわゆるスケーリング則
の適用が提案されている。しかしGaAsMESFETにおける動
作層は、一般にイオン注入により形成されている。特に
ノーマリオフ型のFETを得ようとする場合、最も一般に
用いられている不純物Siの場合現在でも、加速電圧50〜
60keV程度の低エネルギー注入が行われている。この動
作層を更に薄くするには、より低い加速電圧でのイオン
注入が必要になるが、これはイオン注入装置の限界に近
く、制御性、再現性の点で問題がある。また薄く、かつ
高濃度に注入された不純物の活性化のためのアニール法
も問題になる。
めに、ゲート電極の微細化に応じて動作層を薄くし、か
つその濃度を高くするという、いわゆるスケーリング則
の適用が提案されている。しかしGaAsMESFETにおける動
作層は、一般にイオン注入により形成されている。特に
ノーマリオフ型のFETを得ようとする場合、最も一般に
用いられている不純物Siの場合現在でも、加速電圧50〜
60keV程度の低エネルギー注入が行われている。この動
作層を更に薄くするには、より低い加速電圧でのイオン
注入が必要になるが、これはイオン注入装置の限界に近
く、制御性、再現性の点で問題がある。また薄く、かつ
高濃度に注入された不純物の活性化のためのアニール法
も問題になる。
一方、MESFETの動作層の性質を電流経路方向（チャネル
方向）に変化させることにより、短チャネル効果を抑制
できることが報告されている。一例として、ゲート電極
の一部を熱処理による固相反応により動作層内に埋め込
み、動作層の形状及びゲート電極の形状を変化させるこ
とにより、高い相互コンダクタンスと低いドレイン・コ
ンダクタンスが得られる、とする報告がある（昭和58年
春季応用物理学会、7p−Ｄ・3,p457）。
方向）に変化させることにより、短チャネル効果を抑制
できることが報告されている。一例として、ゲート電極
の一部を熱処理による固相反応により動作層内に埋め込
み、動作層の形状及びゲート電極の形状を変化させるこ
とにより、高い相互コンダクタンスと低いドレイン・コ
ンダクタンスが得られる、とする報告がある（昭和58年
春季応用物理学会、7p−Ｄ・3,p457）。
しかしこの方法では、固相反応させるゲート金属を斜め
方向からの蒸着により形成しているため、制御性，再現
性に問題があり、またゲートの接合面積の増大を招く。
更に固相反応によりゲート金属を動作層内に食い込ませ
る方法も制御性，再現性に問題があり、熱的不安定性を
招くため、しきい値の精密な制御を必要とし、また多く
の高温プロセスを要する集積回路の製造には応用が難し
い。
方向からの蒸着により形成しているため、制御性，再現
性に問題があり、またゲートの接合面積の増大を招く。
更に固相反応によりゲート金属を動作層内に食い込ませ
る方法も制御性，再現性に問題があり、熱的不安定性を
招くため、しきい値の精密な制御を必要とし、また多く
の高温プロセスを要する集積回路の製造には応用が難し
い。
本発明は上記の点に鑑み、微細化に伴う特性劣化の問題
を解決した半絶縁性化合物半導体基板を用いた電界効果
トランジスタとその製造方法を提供することを目的とす
る。
を解決した半絶縁性化合物半導体基板を用いた電界効果
トランジスタとその製造方法を提供することを目的とす
る。
本発明にかかる電界効果トランジスタは、半絶縁性化合
物半導体基板の表面部に第１導電型の動作層が形成さ
れ、その表面にゲート電極が形成された構造において、
動作層の下部全面にこれに接して第２導電型層を有し、
かつこの第２導電型層内にゲート電極下のドレイン側端
部またはドレイン側端部と共にソース側端部に他の領域
より高濃度の層を設けたことを特徴とする。ここで、高
濃度の第２導電型層はドレイン側端部やソース側端部か
らゲート電極下まで延在していることを特徴とする。
物半導体基板の表面部に第１導電型の動作層が形成さ
れ、その表面にゲート電極が形成された構造において、
動作層の下部全面にこれに接して第２導電型層を有し、
かつこの第２導電型層内にゲート電極下のドレイン側端
部またはドレイン側端部と共にソース側端部に他の領域
より高濃度の層を設けたことを特徴とする。ここで、高
濃度の第２導電型層はドレイン側端部やソース側端部か
らゲート電極下まで延在していることを特徴とする。
またこの様な電界効果トランジスタを製造する本発明の
方法は、第１導電型の動作層を形成する前または後に、
動作層の下部全面に第２導電型層を形成し、この後ゲー
ト電極を形成した後、このゲート電極をマスクとしてイ
オン注入を行って第２導電型層内のドレイン側端部また
はドレイン側端部と共にソース側端部に高濃度の層を形
成する。ソース，ドレイン領域の第１導電型高濃度層の
イオン注入工程は、上記第２導電型層内の高濃度層形成
のイオン注入工程の前または後にやはりゲート電極をマ
スクとして行う。
方法は、第１導電型の動作層を形成する前または後に、
動作層の下部全面に第２導電型層を形成し、この後ゲー
ト電極を形成した後、このゲート電極をマスクとしてイ
オン注入を行って第２導電型層内のドレイン側端部また
はドレイン側端部と共にソース側端部に高濃度の層を形
成する。ソース，ドレイン領域の第１導電型高濃度層の
イオン注入工程は、上記第２導電型層内の高濃度層形成
のイオン注入工程の前または後にやはりゲート電極をマ
スクとして行う。
本発明にかかる電界効果トランジスタは、動作層の下部
全面にこれと逆導電型層が形成されているため、これら
の間の接合電界により動作層下部に空乏層が形成され
る。このため、動作層形成時のイオン注入分布の深い部
分のばらつきが吸収され、また動作層から基板への電流
のしみ出しが抑制される。更に動作層形成のイオン注入
を従来と同様の加速エネルギーで行っても、電気的によ
り薄い動作層が得られる。またFETのピンチオフを決定
する動作層のドレイン側端部の下部にはより高濃度の逆
導電型層が形成されているため、この部分での動作層内
の空乏層幅は他の部分に比べて大きくなる。この結果、
ピンチオフ点付近の動作層が更に薄くなり、ピンチオフ
点での電界分布が長ゲート構造の場合と同様に保たれ
る。また動作層下部の逆導電型層の濃度が高いのは、ピ
ンチオフを決定するドレイン側端部を含む一部分のみで
あるため、従来と同じしきい値電圧であってもチャネル
のコンダクタンスを従来より大きく保つことができる。
更にゲート電極に対し自己整合的にソース，ドレイン領
域を形成した場合には、ドレイン側高濃度層の側壁ある
いは周辺にこれと逆導電型層が存在するため、ドレイン
領域から基板にしみ出す電流を抑制することができる。
全面にこれと逆導電型層が形成されているため、これら
の間の接合電界により動作層下部に空乏層が形成され
る。このため、動作層形成時のイオン注入分布の深い部
分のばらつきが吸収され、また動作層から基板への電流
のしみ出しが抑制される。更に動作層形成のイオン注入
を従来と同様の加速エネルギーで行っても、電気的によ
り薄い動作層が得られる。またFETのピンチオフを決定
する動作層のドレイン側端部の下部にはより高濃度の逆
導電型層が形成されているため、この部分での動作層内
の空乏層幅は他の部分に比べて大きくなる。この結果、
ピンチオフ点付近の動作層が更に薄くなり、ピンチオフ
点での電界分布が長ゲート構造の場合と同様に保たれ
る。また動作層下部の逆導電型層の濃度が高いのは、ピ
ンチオフを決定するドレイン側端部を含む一部分のみで
あるため、従来と同じしきい値電圧であってもチャネル
のコンダクタンスを従来より大きく保つことができる。
更にゲート電極に対し自己整合的にソース，ドレイン領
域を形成した場合には、ドレイン側高濃度層の側壁ある
いは周辺にこれと逆導電型層が存在するため、ドレイン
領域から基板にしみ出す電流を抑制することができる。
また本発明の方法によれば、従来の工程に僅か２回のイ
オン注入工程を加えるだけで優れたMESFET特性を実現す
ることができる。またこれらの第２導電型層形成のイオ
ン注入は、第１導電型の動作層或いはソース，ドレイン
領域形成の最のマスクをそのまま使うことができる。高
濃度の第２導電型層を例えばドレイン側端部のみに形成
する為に斜め方向からのイオン注入を利用する場合に
は、イオン注入時にウェーハを傾ければよく、これも簡
便で制御性よく行うことができる。しかもこれらの第２
導電型層のイオン注入工程は、第１導電型の動作層の形
成工程の前または後に、或いはソース，ドレイン領域形
成工程の前または後の適当な時期に行うことができる。
オン注入工程を加えるだけで優れたMESFET特性を実現す
ることができる。またこれらの第２導電型層形成のイオ
ン注入は、第１導電型の動作層或いはソース，ドレイン
領域形成の最のマスクをそのまま使うことができる。高
濃度の第２導電型層を例えばドレイン側端部のみに形成
する為に斜め方向からのイオン注入を利用する場合に
は、イオン注入時にウェーハを傾ければよく、これも簡
便で制御性よく行うことができる。しかもこれらの第２
導電型層のイオン注入工程は、第１導電型の動作層の形
成工程の前または後に、或いはソース，ドレイン領域形
成工程の前または後の適当な時期に行うことができる。
以下本発明の実施例を説明する。
第１図は一実施例のGaAs−MESFETである。11は抵抗率10
7〜108Ω・cm程度の半絶縁性GaAs基板であり、その表面
部にチャネル領域となるｎ型（第１導電型）の動作層12
が形成され、その下部全面にこれに接してｐ型（第２導
電型）層13が形成されている。動作層12の表面には例え
ば4000Å程度のWN膜からなるショットキーゲート電極14
が形成されている。ゲート電極14下のｐ型層13のドレイ
ン側端部には他より高濃度のp+型層16が形成されてい
る。これは、後述するようにゲート電極14をマスクとす
る斜め方向からのイオン注入によりｐ型層13に一部重な
るｐ型層15を形成することにより得られる。ゲート電極
14を挟んで基板の両側には、イオン注入により動作層12
より高濃度で深いn+型ソース領域17及びドレイン領域18
が形成されている。18,19はそれぞれソース，ドレイン
のオーミック電極である。
7〜108Ω・cm程度の半絶縁性GaAs基板であり、その表面
部にチャネル領域となるｎ型（第１導電型）の動作層12
が形成され、その下部全面にこれに接してｐ型（第２導
電型）層13が形成されている。動作層12の表面には例え
ば4000Å程度のWN膜からなるショットキーゲート電極14
が形成されている。ゲート電極14下のｐ型層13のドレイ
ン側端部には他より高濃度のp+型層16が形成されてい
る。これは、後述するようにゲート電極14をマスクとす
る斜め方向からのイオン注入によりｐ型層13に一部重な
るｐ型層15を形成することにより得られる。ゲート電極
14を挟んで基板の両側には、イオン注入により動作層12
より高濃度で深いn+型ソース領域17及びドレイン領域18
が形成されている。18,19はそれぞれソース，ドレイン
のオーミック電極である。
この様なMESFETを製造する実施例を第２図（ａ）〜
（ｅ）を参照して次に説明する。
（ｅ）を参照して次に説明する。
先ず、半絶縁性GaAs基板11を所定のマスク（図示せず）
を用いてSiイオンを50KeV,3.0×1012/cm2の条件でイオ
ン注入してｎ型動作層12を形成する。引き続き同じマス
クを用いてBeイオンを、70KeV,3.0×1011/cm2の条件で
イオン注入して動作層12より深いｐ型層を形成する（第
２図（ａ））。
を用いてSiイオンを50KeV,3.0×1012/cm2の条件でイオ
ン注入してｎ型動作層12を形成する。引き続き同じマス
クを用いてBeイオンを、70KeV,3.0×1011/cm2の条件で
イオン注入して動作層12より深いｐ型層を形成する（第
２図（ａ））。
次にこの基板上にWN膜を4000Å形成し、公知のフォトリ
ソグラフィ技術及びドライエッチング技術を用いて1.0
μｍ幅のショットキーゲート電極14を形成する（第２図
（ｂ））。
ソグラフィ技術及びドライエッチング技術を用いて1.0
μｍ幅のショットキーゲート電極14を形成する（第２図
（ｂ））。
この後ウェーハをイオンビームに対して例えば45゜傾け
た状態でFETのドレインとなる方向からｐ型不純物とし
てBeを、90KeV,40×1011/cm2の条件でゲート電極14をマ
スクとしてイオン注入し、ｐ型層15を形成して先のｐ型
層13と重なるドレイン側端部のp+型層16を形成する（第
２図（ｃ））。このとき、図示のようにソース側にもゲ
ート電極14から所定距離離れてｐ型層15′が形成される
が、これは素子特性に影響しない。
た状態でFETのドレインとなる方向からｐ型不純物とし
てBeを、90KeV,40×1011/cm2の条件でゲート電極14をマ
スクとしてイオン注入し、ｐ型層15を形成して先のｐ型
層13と重なるドレイン側端部のp+型層16を形成する（第
２図（ｃ））。このとき、図示のようにソース側にもゲ
ート電極14から所定距離離れてｐ型層15′が形成される
が、これは素子特性に影響しない。
この後、基板全面にプラズマCVD法によりSiO2膜を約300
0Å堆積し、RIEなどの異方性ドライエッチングによりこ
れを膜厚相当分だけエッチングする。
0Å堆積し、RIEなどの異方性ドライエッチングによりこ
れを膜厚相当分だけエッチングする。
プラズマCVDによるSiO2膜は被覆性に優れているため、
これを異方性エッチングにより全面エッチングすること
により、ゲート電極14の側壁部にのみ選択的にSiO2膜21
を残すことができる（第２図（ｄ））。
これを異方性エッチングにより全面エッチングすること
により、ゲート電極14の側壁部にのみ選択的にSiO2膜21
を残すことができる（第２図（ｄ））。
引き続きゲート電極14及びその側壁のSiO2膜21をマスク
としてSiのイオン注入を行う。このときイオン注入条件
を例えば、100KeV,1.0×1014/cm2に選ぶことにより、動
作層12より高濃度で深いn+型ソース領域17及びドレイン
領域18がゲート電極14に自己整合的に形成される（第２
図（ｄ））。
としてSiのイオン注入を行う。このときイオン注入条件
を例えば、100KeV,1.0×1014/cm2に選ぶことにより、動
作層12より高濃度で深いn+型ソース領域17及びドレイン
領域18がゲート電極14に自己整合的に形成される（第２
図（ｄ））。
この後、注入不純物の活性化のためのアニールを800℃
〜850℃で行い、AuGe合金によりソース，ドレインのオ
ーミック電極19,20を形成して、セルフアライン型GaAs
−MESFETが完成する（第２図（ｅ））。
〜850℃で行い、AuGe合金によりソース，ドレインのオ
ーミック電極19,20を形成して、セルフアライン型GaAs
−MESFETが完成する（第２図（ｅ））。
本実施例においては、動作層12のイオン注入量を3.0×1
013/cm2と高濃度に設定しているため、従来構造のFETで
はノーマリオン型となるはずである。ところが本実施例
では、ピンチオフを決定するドレイン側端部の動作層下
部に比較的高濃度のp+型層16が形成されているため、こ
のp+型層16と動作層12との間の接合電位により動作層12
の下部が空乏化し、実質的に動作層が薄くなったと同様
の効果が得られ、ノーマリオフ型特性を示した。また動
作層12の下部全体に亙ってｐ型層13が形成されているた
め、同じ50KeVの加速エネルギーでイオン注入した従来
構造のMESFETで同じしきい値電圧が得られる動作層と比
べ、本実施例による動作層は実質的に薄く、且つ高濃度
になっている。このため、ピンチオフを決定するドレイ
ン側での電界分布が長ゲートの場合と同様になる。しか
も動作層のうち下部に比較的高濃度のp+型層16を有する
ドレイン側の領域以外の部分は、ｐ型層16の濃度が低い
ため、ノーマリオン型特性を示す。このため、電流経路
方向に均一な動作層を有する従来構造のMESFETに比べ
て、チャネル・コンダクタンスが大きくなり、同一ゲー
ト長で比較した場合には、本実施例のMESFETの方が電流
駆動能力が大きい。
013/cm2と高濃度に設定しているため、従来構造のFETで
はノーマリオン型となるはずである。ところが本実施例
では、ピンチオフを決定するドレイン側端部の動作層下
部に比較的高濃度のp+型層16が形成されているため、こ
のp+型層16と動作層12との間の接合電位により動作層12
の下部が空乏化し、実質的に動作層が薄くなったと同様
の効果が得られ、ノーマリオフ型特性を示した。また動
作層12の下部全体に亙ってｐ型層13が形成されているた
め、同じ50KeVの加速エネルギーでイオン注入した従来
構造のMESFETで同じしきい値電圧が得られる動作層と比
べ、本実施例による動作層は実質的に薄く、且つ高濃度
になっている。このため、ピンチオフを決定するドレイ
ン側での電界分布が長ゲートの場合と同様になる。しか
も動作層のうち下部に比較的高濃度のp+型層16を有する
ドレイン側の領域以外の部分は、ｐ型層16の濃度が低い
ため、ノーマリオン型特性を示す。このため、電流経路
方向に均一な動作層を有する従来構造のMESFETに比べ
て、チャネル・コンダクタンスが大きくなり、同一ゲー
ト長で比較した場合には、本実施例のMESFETの方が電流
駆動能力が大きい。
また本実施例のMESFETでは、動作層12の下部全体にｐ型
層13が形成され、更にドレイン領域側には比較的高濃度
のp+型層が形成されているため、これらが電子に対する
ポテンシャル・バリアとして働き、動作層12から基板11
へ、またドレイン領域18から基板11へ流れ出す電流を抑
制することができる。この効果と、前述した電界形状が
変わらないという効果とが相まって、本実施例のMESFET
は従来構造のMESFETに比べて、しきい値電圧の負側への
シフト、ドレイン・コンダクタンスの増大、相互コンダ
クタンスの低下といった短チャネル効果が大幅に改善さ
れていた。
層13が形成され、更にドレイン領域側には比較的高濃度
のp+型層が形成されているため、これらが電子に対する
ポテンシャル・バリアとして働き、動作層12から基板11
へ、またドレイン領域18から基板11へ流れ出す電流を抑
制することができる。この効果と、前述した電界形状が
変わらないという効果とが相まって、本実施例のMESFET
は従来構造のMESFETに比べて、しきい値電圧の負側への
シフト、ドレイン・コンダクタンスの増大、相互コンダ
クタンスの低下といった短チャネル効果が大幅に改善さ
れていた。
更に本実施例においては、動作層12の内部に下部のｐ型
層13との間の接合による空乏層が形成されるため、動作
層形成のイオン注入分布の裾のばらつきが吸収され、こ
の結果しきい値電圧のばらつきが従来構造のMESFETに比
べて約1/2程度に改善されていた。
層13との間の接合による空乏層が形成されるため、動作
層形成のイオン注入分布の裾のばらつきが吸収され、こ
の結果しきい値電圧のばらつきが従来構造のMESFETに比
べて約1/2程度に改善されていた。
また本実施例の方法は、ゲート金属を斜め方向から蒸着
し、このゲート金属を固相拡散により動作層に拡散させ
て動作層形状を変化させる方法に比べて、僅かにイオン
注入工程を増すだけで極めて簡便であり、制御性、再現
性の点でも優れている。
し、このゲート金属を固相拡散により動作層に拡散させ
て動作層形状を変化させる方法に比べて、僅かにイオン
注入工程を増すだけで極めて簡便であり、制御性、再現
性の点でも優れている。
なお本実施例では、ドレイン側にのみｐ型の高濃度層を
形成する方法として、斜め方向からのイオン注入を利用
したが、ソース側をフォトレジストなどでマスクして通
常の垂直方向のイオン注入により同様の構造を得ること
も可能である。またウェーハに対してイオンビームを傾
ける場合の角度は、45゜に限られず、ドレイン側にどれ
だけの幅の高濃度層を形成するかにより、必要に応じて
設定することができる。
形成する方法として、斜め方向からのイオン注入を利用
したが、ソース側をフォトレジストなどでマスクして通
常の垂直方向のイオン注入により同様の構造を得ること
も可能である。またウェーハに対してイオンビームを傾
ける場合の角度は、45゜に限られず、ドレイン側にどれ
だけの幅の高濃度層を形成するかにより、必要に応じて
設定することができる。
第３図は本発明の別の実施例のMESFETを示す。先の実施
例と対応する部分には同じ符号を付して詳細な説明は省
略する。本実施例では、動作層13の下部全面にｐ型層13
を設けることは先の実施例と同じである。先の実施例と
異なる点は、ドレイン側とソース側に対称的にｐ型層に
重なるｐ型層151,152を形成し、比較的高濃度のp+型層1
61,162を設けていることである。
例と対応する部分には同じ符号を付して詳細な説明は省
略する。本実施例では、動作層13の下部全面にｐ型層13
を設けることは先の実施例と同じである。先の実施例と
異なる点は、ドレイン側とソース側に対称的にｐ型層に
重なるｐ型層151,152を形成し、比較的高濃度のp+型層1
61,162を設けていることである。
第４図（ａ）〜（ｅ）は本実施例のMESFETの製造工程断
面図である。第４図（ａ），（ｂ）迄は先の実施例の第
２図（ａ），（ｂ）と同じである。この後、ゲート電極
14をマスクとして例えばBeのイオン注入を行う。このと
きイオン注入はウェーハに垂直方向とし、その条件を例
えば、90KeV,5.0×1011/cm2に設定して、動作層12より
深いｐ型層151,152をゲート電極14に自己整合的に形成
する（第４図（ｃ））。このとき、イオン注入時の不純
物の散乱及びその後の活性化のアニール工程での不純物
の拡散により、図示のようにこれらのｐ型層151,152は
ゲート電極14下の動作層12の下にも広がり，動作層12の
下部に形成されていたｐ型層13と重なって、ゲート電極
14の下部のドレイン側端部及びソース側端部に中央部に
比べて高濃度のp+型層161,162が形成される。
面図である。第４図（ａ），（ｂ）迄は先の実施例の第
２図（ａ），（ｂ）と同じである。この後、ゲート電極
14をマスクとして例えばBeのイオン注入を行う。このと
きイオン注入はウェーハに垂直方向とし、その条件を例
えば、90KeV,5.0×1011/cm2に設定して、動作層12より
深いｐ型層151,152をゲート電極14に自己整合的に形成
する（第４図（ｃ））。このとき、イオン注入時の不純
物の散乱及びその後の活性化のアニール工程での不純物
の拡散により、図示のようにこれらのｐ型層151,152は
ゲート電極14下の動作層12の下にも広がり，動作層12の
下部に形成されていたｐ型層13と重なって、ゲート電極
14の下部のドレイン側端部及びソース側端部に中央部に
比べて高濃度のp+型層161,162が形成される。
この後、先の実施例の第２図（ｄ），（ｅ）と同様の工
程第４図（ｄ），（ｅ）を経てMESFETが完成する。
程第４図（ｄ），（ｅ）を経てMESFETが完成する。
本実施例によっても先の実施例と同様の効果が得られ
る。また本実施例によるMESFETでは、ソース，ドレイン
が対称であり、いずれをソース或いはドレインとして使
っても変わらない特性が得られる。このことは、レイア
ウトの複雑な集積回路への適用にとって有利である。
る。また本実施例によるMESFETでは、ソース，ドレイン
が対称であり、いずれをソース或いはドレインとして使
っても変わらない特性が得られる。このことは、レイア
ウトの複雑な集積回路への適用にとって有利である。
本発明は上記各実施例に限られず、種々変形して実施す
ることができる。
ることができる。
例えば、ｎ型動作層を形成するイオン注入工程とこれに
接するｐ型層を形成するイオン注入工程とを逆にするこ
とができる。またソース，ドレイン領域を形成するイオ
ン注入工程と高濃度ｐ型層を形成するためのイオン注入
工程を逆にすることもできる。また第２図（ｄ）或いは
第４図（ｄ）のゲート電極側壁のSiO2膜は、ｎ型動作層
形成のイオン注入工程と高濃度ｐ型層形成のイオン注入
工程の条件を適当に設定することにより、省略すること
が可能である。
接するｐ型層を形成するイオン注入工程とを逆にするこ
とができる。またソース，ドレイン領域を形成するイオ
ン注入工程と高濃度ｐ型層を形成するためのイオン注入
工程を逆にすることもできる。また第２図（ｄ）或いは
第４図（ｄ）のゲート電極側壁のSiO2膜は、ｎ型動作層
形成のイオン注入工程と高濃度ｐ型層形成のイオン注入
工程の条件を適当に設定することにより、省略すること
が可能である。
また用いる材料，物質についても種々選択できる。例え
ばゲート電極としては、ｎ型GaAsと良好なショットキー
障壁を形成し、且つ熱処理後もその特性が保持されるも
のであればよく、WNの他、W,WSi,W−Al,Mo,MoAiなどを
用いることができる。注入不純物は、ｎ型の場合はSiの
他に、Se,Sなど、ｐ型の場合はBeの他にMgなどを用い得
る。
ばゲート電極としては、ｎ型GaAsと良好なショットキー
障壁を形成し、且つ熱処理後もその特性が保持されるも
のであればよく、WNの他、W,WSi,W−Al,Mo,MoAiなどを
用いることができる。注入不純物は、ｎ型の場合はSiの
他に、Se,Sなど、ｐ型の場合はBeの他にMgなどを用い得
る。
更に実施例ではｎチャネルの場合を専ら説明したが、本
発明はｐチャネルにも適用できる。またMESFETの他、接
合型FETにも本発明を同様に適用することができるし、G
aAs以外の半絶縁性化合物半導体基板を用いた場合に同
様に本発明を適用することができる。
発明はｐチャネルにも適用できる。またMESFETの他、接
合型FETにも本発明を同様に適用することができるし、G
aAs以外の半絶縁性化合物半導体基板を用いた場合に同
様に本発明を適用することができる。
【図面の簡単な説明】 第１図は本発明の一実施例のMESFETを示す図、第２図
（ａ）〜（ｅ）はその製造工程を示す図、第３図は他の
実施例のMESFETを示す図、第４図（ａ）〜（ｅ）はその
製造工程を示す図、第５図は従来のMESFETを示す図であ
る。 11……半絶縁性GaAs基板、12……ｎ型動作層、13,15,15
1,152……ｐ型層、 14……ショットキーゲート電極、 16,161,162……p+型層、17……ソース領域、18……ドレ
イン領域、19,20……オーミック電極、21……SiO2膜。
（ａ）〜（ｅ）はその製造工程を示す図、第３図は他の
実施例のMESFETを示す図、第４図（ａ）〜（ｅ）はその
製造工程を示す図、第５図は従来のMESFETを示す図であ
る。 11……半絶縁性GaAs基板、12……ｎ型動作層、13,15,15
1,152……ｐ型層、 14……ショットキーゲート電極、 16,161,162……p+型層、17……ソース領域、18……ドレ
イン領域、19,20……オーミック電極、21……SiO2膜。
フロントページの続き (56)参考文献 特開 昭58−148449（ＪＰ，Ａ) 特開 昭58−148541（ＪＰ，Ａ) 特開 昭58−98980（ＪＰ，Ａ) 特開 昭59−147464（ＪＰ，Ａ)
Claims (7)
- 【請求項１】半絶縁性化合物半導体基板の表面に第１導
電型の動作層が形成され、この動作層表面にゲート電極
が形成され、かつゲート電極を挟んで半導体基板表面に
第１導電型の高濃度のソース及びドレインが形成された
電界効果トランジスタにおいて、 前記動作層の下部全面にこれに接して第２導電型層を有
し、かつこの第２導電型層のドレイン側端部及びソース
側端部の少なくともドレイン側端部からゲート電極の端
部より内側までの領域が他の部分より高濃度であること
を特徴とする電界効果トランジスタ。 - 【請求項２】前記第２導電型層は動作層との間の接触電
位差により空乏化している特許請求の範囲第１記載の電
界効果トランジスタ。 - 【請求項３】前記半絶縁性化合物半導体基板はGaAs基板
であり、ゲート電極は動作層との間でショットキー接合
を形成する特許請求の範囲第１項記載の電界効果トラン
ジスタ。 - 【請求項４】半絶縁性化合物半導体基板の表面に第１導
電型の動作層を形成する工程と、前記動作層の形成後ま
たは形成前に動作層下部全面にこれに接する第２導電型
層を形成する工程と、前記動作層表面にゲート電極を形
成する工程と、前記ゲート電極をマスクとしてイオン注
入を行って前記第２導電型層にチャネル方向に添って部
分的に他より高濃度の層を形成する工程と、前記ゲート
電極をマスクとしてイオン注入を行って第１導電型の高
濃度ソース，ドレイン領域を形成する工程と、前記ソー
ス，ドレイン領域表面にオーミック電極を形成する工程
とを備えたことを特徴とする電界効果トランジスタの製
造方法。 - 【請求項５】前記第２導電型層内の高濃度の層は、ゲー
ト電極をマスクとしてイオン注入を斜め方向から行って
ゲート電極下のドレイン側端部に部分的に形成し、前記
ソース，ドレイン領域はゲート電極の両側部に絶縁膜を
形成してイオン注入を行って形成する特許請求の範囲第
４項記載の電界効果トランジスタの製造方法。 - 【請求項６】前記第２導電型層内の高濃度の層は、ゲー
ト電極をマスクとしてイオン注入を垂直に行ってゲート
電極下のドレイン側端部及びソース側端部に部分的に形
成し、前記ソース，ドレイン領域はゲート電極の両側部
に絶縁膜を形成してイオン注入を行って形成する特許請
求の範囲第４項記載の電界効果トランジスタの製造方
法。 - 【請求項７】前記半絶縁性化合物半導体基板は GaAs基板であり、ゲート電極は動作層との間でショット
キー接合を形成する特許請求の範囲第４項記載の電界効
果トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064423A JPH0797591B2 (ja) | 1985-03-28 | 1985-03-28 | 電界効果トランジスタ及びその製造方法 |
| DE8585307110T DE3578271D1 (de) | 1984-11-02 | 1985-10-03 | Feldeffekttransistor mit einem schottky-gate und herstellungsverfahren dafuer. |
| EP85307110A EP0181091B1 (en) | 1984-11-02 | 1985-10-03 | Schottky gate field effect transistor and manufacturing method thereof |
| US07/019,682 US4803526A (en) | 1984-11-02 | 1987-02-17 | Schottky gate field effect transistor and manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064423A JPH0797591B2 (ja) | 1985-03-28 | 1985-03-28 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222271A JPS61222271A (ja) | 1986-10-02 |
| JPH0797591B2 true JPH0797591B2 (ja) | 1995-10-18 |
Family
ID=13257850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064423A Expired - Lifetime JPH0797591B2 (ja) | 1984-11-02 | 1985-03-28 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797591B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308389A (ja) * | 1987-06-10 | 1988-12-15 | Toshiba Corp | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5898980A (ja) * | 1981-12-09 | 1983-06-13 | Hitachi Ltd | 半導体装置及びその製法 |
| JPS58148451A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS58148449A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS59147464A (ja) * | 1983-02-10 | 1984-08-23 | Nec Corp | 電界効果トランジスタ |
-
1985
- 1985-03-28 JP JP60064423A patent/JPH0797591B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61222271A (ja) | 1986-10-02 |
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